高可靠性的可編程電源管理解決方案

系統(tǒng)工程師正受到降低成本和提高電路板可靠性的壓力。一個經(jīng)常被忽視的應(yīng)對措施是減少為FPGA、 微處理器和數(shù)字信號處理器進行電源監(jiān)控而使用的元件數(shù)量。新穎的高集成度可編程電源電路將復(fù)位生成電路、看門狗定時器(WDT)和電壓.集成電路集成在單個器件之中。這種一體化方案有助于降低系統(tǒng)成本，解決設(shè)計人員所關(guān)心的可靠性問題。本文討論將可編程邏輯、ADC和DAC集成在一起的創(chuàng)新解決方案，該方案使電源管理功能具有更高的精確性，同時還可降低成本。

電源管理的挑戰(zhàn)

一個典型的CPU電源電路如圖1所示。對于典型的DSP、 FPGA或微處理器，各種電源電壓要求為：器件的核心電壓為1.2V、輔助電壓和PLL電壓為3.3V、 I/O驅(qū)動電壓為1.5V和1.8V。常見的電源設(shè)計的電壓是源于單一的5V輸入電源，通過一系列DC/DC轉(zhuǎn)換器后產(chǎn)生各種電源電壓。為提供如同單電源印刷電路板一樣的可靠性，必須對電路板上的所有電源進行監(jiān)測，并能產(chǎn)生正確的CPU復(fù)位信號或電源故障中斷信號。

圖1的電壓監(jiān)控塊是一個集成電路，當(dāng)電源發(fā)生故障或手動切斷電路板的電源時，它會發(fā)送信號給CPU。如果任何一個DC/DC轉(zhuǎn)換器發(fā)生故障，電壓將升高或降低，超出正常工作電壓的范圍，從而導(dǎo)致CPU不能正常執(zhí)行程序。對CPU而言，一個潛在的最糟糕情況是非易失性內(nèi)存被改寫，使系統(tǒng)無法啟動。如果電源發(fā)生故障時能夠中斷CPU，就能安全地中止當(dāng)前任務(wù)，為可靠重新啟動保存重要信息。

許多廉價的電壓.集成電路通常有一個被忽視的負作用，對于電壓變化，.的閾值將影響整個系統(tǒng)的容差。圖2說明了這種情況。核心電壓的規(guī)格為1V+/-5％，如果CPU核心電壓低于0.95V，就要求.必須發(fā)出一個中斷信號。然而，考慮到.的閾值精度，電壓變化的整個容差降低了。在這個例子中，該.的閾值為0.95V＋2％/-3％(0.97V至0.93V)。采用這種監(jiān)控集成電路時，該閾值應(yīng)設(shè)置成0.97V ，這就限制了DC/DC轉(zhuǎn)換器的容差。

圖1中的復(fù)位發(fā)生器塊是另一種較常見的分立集成電路，當(dāng)所有電壓穩(wěn)定后，它向CPU發(fā)出釋放復(fù)位輸入信號。在所有電源穩(wěn)定之后，CPU繼續(xù)保持復(fù)位模式一段時間是常見的情況。例如，Power Good信號有效后，移動式英特爾Atom處理器期待“脈沖延伸”兩個毫秒的復(fù)位脈沖。只有到那個時刻，CPU才開始執(zhí)行程序。