差分信號(hào)線的分析

隨著近幾年對(duì)速率的要求快速提高，新的總線協(xié)議不斷的提出更高的速率。傳統(tǒng)的總線協(xié)議已經(jīng)不能夠滿足要求了。串行總線由于更好的抗干擾性，和更少的信號(hào)線，更高的速率獲得了眾多設(shè)計(jì)者的青睞。而串行總線又尤以差分信號(hào)的方式為最多。所以在這篇中整理了些有關(guān)差分信號(hào)線的設(shè)計(jì)和大家探討下。

1.差分信號(hào)線的原理和優(yōu)缺點(diǎn)

差分信號(hào)（Differential Signal）在高速電路設(shè)計(jì)中的應(yīng)用越來越廣泛，電路中最關(guān)鍵的信號(hào)往往都要采用差分結(jié)構(gòu)設(shè)計(jì)，什么另它這么倍受青睞呢？在PCB 設(shè)計(jì)中又如何能保證其良好的性能呢？帶著這兩個(gè)問題，我們進(jìn)行下一部分的討論。 何為差分信號(hào)？通俗地說，就是驅(qū)動(dòng)端發(fā)送兩個(gè)等值、反相的信號(hào)，接收端通過比較這兩個(gè)電壓的差值來判斷邏輯狀態(tài)“0”還是“1”。而承載差分信號(hào)的那一對(duì)走線就稱為差分走線。

差分信號(hào)和普通的單端信號(hào)走線相比，最明顯的優(yōu)勢(shì)體現(xiàn)在以下三個(gè)方面：

a.抗干擾能力強(qiáng)，因?yàn)閮筛罘肿呔€之間的耦合很好，當(dāng)外界存在噪聲干擾時(shí)，幾乎是同時(shí)被耦合到兩條線上，而接收端關(guān)心的只是兩信號(hào)的差值，所以外界的共模噪聲可以被完全抵消。

b.能有效抑制EMI，同樣的道理，由于兩根信號(hào)的極性相反，他們對(duì)外輻射的電磁場(chǎng)可以相互抵消，如圖在A-A‘的電流是從右到左，那B-B‘的是從左到右，那么按右手螺旋定則，那他們的磁力線是互相抵消的。耦合的越緊密，互相抵消的磁力線就越多。泄放到外界的電磁能量越少。

c.時(shí)序定位精確，由于差分信號(hào)的開關(guān)變化是位于兩個(gè)信號(hào)的交點(diǎn)，而不像普通單端信號(hào)依靠高低兩個(gè)閾值電壓判斷，因而受工藝，溫度的影響小，能降低時(shí)序上的誤差，同時(shí)也更適合于低幅度信號(hào)的電路。目前流行的LVDS（low voltage differential signaling）就是指這種小振幅差分信號(hào)技術(shù)。

2.差分信號(hào)的一個(gè)實(shí)例：LVDS

LVDS（Low Voltage Differential Signaling)是一種低擺幅的電流型差分信號(hào)技術(shù)，它使得信號(hào)能在差分PCB線對(duì)或平衡電纜上以幾百M(fèi)bps的速率傳輸，其低壓幅和低電流驅(qū)動(dòng)輸出實(shí)現(xiàn)了低噪聲和低功耗。LVDS驅(qū)動(dòng)器由一個(gè)驅(qū)動(dòng)差分線對(duì)的電流源組成通常電流為3.5mA)，LVDS接收器具有很高的輸入阻抗，因此驅(qū)動(dòng)器輸出的電流大部分都流過100Ω的匹配電阻，并在接收器的輸入端產(chǎn)生大約350mA 的電壓。當(dāng)驅(qū)動(dòng)器翻轉(zhuǎn)時(shí)，它改變流經(jīng)電阻的電流方向，因此產(chǎn)生有效的邏輯″1″和邏輯″0″狀態(tài)。低擺幅驅(qū)動(dòng)信號(hào)實(shí)現(xiàn)了高速操作并減小了功率消耗，差分信號(hào)提供了適當(dāng)噪聲邊緣和功率消耗大幅減少的低壓擺幅。功率的大幅降低允許在單個(gè)集成電路上集成多個(gè)接口驅(qū)動(dòng)器和接收器。這提高了PCB板的效能，減少了成本。

不管使用的LVDS傳輸媒質(zhì)是PCB線對(duì)還是電纜，都必須采取措施防止信號(hào)在媒質(zhì)終端發(fā)生反射，同時(shí)減少電磁干擾。LVDS要求使用一個(gè)與媒質(zhì)相匹配的終端電阻（100±20Ω），該電阻終止了環(huán)流信號(hào)，應(yīng)該將它盡可能靠近接收器輸入端放置。LVDS驅(qū)動(dòng)器能以超過155.5Mbps的速度驅(qū)動(dòng)雙絞線對(duì)，距離超過１０ｍ。對(duì)速度的實(shí)際限制是：

①送到驅(qū)動(dòng)器的TTL數(shù)據(jù)的速度；

②媒質(zhì)的帶寬性能。

通常在驅(qū)動(dòng)器側(cè)使用復(fù)用器、在接收器側(cè)使用解復(fù)用器來實(shí)現(xiàn)多個(gè)TTL信道和一個(gè)LVDS信道的復(fù)用轉(zhuǎn)換，以提高信號(hào)速率，降低功耗。并減少傳輸媒質(zhì)和接口數(shù)，降低設(shè)備復(fù)雜性。

LVDS接收器可以承受至少±1V的驅(qū)動(dòng)器與接收器之間的地的電壓變化。由于LVDS驅(qū)動(dòng)器典型的偏置電壓為+1.2V，地的電壓變化、驅(qū)動(dòng)器偏置電壓以及輕度耦合到的噪聲之和，在接收器的輸入端相對(duì)于接收器的地是共模電壓。這個(gè)共模范圍是：+0.2V～+2.2V。建議接收器的輸入電壓范圍為：0V～+2.4V。

3.差分信號(hào)的布線要求：

對(duì)于PCB 工程師來說，罟刈⒌幕故僑綰穩(wěn)繁Ｔ謔導(dǎo)首呦咧心芡耆發(fā)揮差分走線的這些優(yōu)勢(shì)。也許只要是接觸過Layout 的人都會(huì)了解差分走線的一般要求，即差分對(duì)的布線有兩點(diǎn)要注意，一是兩條線的長(zhǎng)度要盡量一樣長(zhǎng)，等長(zhǎng)是為了保證兩個(gè)差分信號(hào)時(shí)刻保持相反極性，減少共模分量。另一是兩線的間距(此間距由差分阻抗決定)要一直保持不變，也就是要保持平行。平行的方式有兩種，一為兩條線走在同一走線層(side-by-side)，一為兩條線走在上下相鄰兩層(over-under)。一般以前者side-by-side 實(shí)現(xiàn)的方式較多。

等距則主要是為了保證兩者差分阻抗一致，減少反射。對(duì)差分對(duì)的布線方式應(yīng)該要適當(dāng)?shù)目拷移叫小Ｋ^適當(dāng)?shù)目拷且驗(yàn)檫@間距會(huì)影響到差分阻抗(differential impedance)的值, 此值是設(shè)計(jì)差分對(duì)的重要參數(shù)。需要平行也是因?yàn)橐３植罘肿杩沟囊恢滦?。若兩線忽遠(yuǎn)忽近, 差分阻抗就會(huì)不一致, 就會(huì)影響信號(hào)完整性(signal integrity)及時(shí)間延遲(timing delay)。

下面是差分傳輸線模型

為便于分析，差分線對(duì)常常根據(jù)它的奇模和偶模阻抗和延遲來描述，而這些與其差模和共模對(duì)應(yīng)的部分是密切相關(guān)的，因此可以用方程1 來計(jì)算。

這兒Ctot = Cself + Cm 。Cself 是一條線與地之間的電容，而Cm 是兩條線之間的電容。Lself 和Lm 分別是一條線的自電感，和兩條線之間的互電感。

差分阻抗被定義為在兩條差分驅(qū)動(dòng)的導(dǎo)線之間所測(cè)得的阻抗。（所謂差分驅(qū)動(dòng)就是指當(dāng)兩個(gè)完全一樣，但極性相反的信號(hào)）。差分阻抗是對(duì)著奇模阻抗而言的，所謂奇模阻抗是指當(dāng)兩條導(dǎo)線被差分驅(qū)動(dòng)[3]時(shí)，在差分線對(duì)中一條傳輸導(dǎo)線的阻抗。偶模阻抗是指當(dāng)兩條導(dǎo)線都被一個(gè)單一的對(duì)地共模信號(hào)驅(qū)動(dòng)時(shí)，在差分線對(duì)中兩條導(dǎo)線的阻抗。

利用方程1，可以推得：

差分阻抗

共模阻抗

但所有這些規(guī)則都不是用來生搬硬套的，不少工程師似乎還不了解高速差分信號(hào)傳輸?shù)谋举|(zhì)。下面重點(diǎn)討論一下PCB 差分信號(hào)設(shè)計(jì)中幾個(gè)常見的誤區(qū)。

誤區(qū)一：認(rèn)為差分信號(hào)不需要地平面作為回流路徑，或者認(rèn)為差分走線彼此為對(duì)方提供回流途徑。造成這種誤區(qū)的原因是被表面現(xiàn)象迷惑，或者對(duì)高速信號(hào)傳輸?shù)臋C(jī)理認(rèn)識(shí)還不夠深入。雖然差分電路對(duì)于類似地彈以及其它可能存在于電源和地平面上的噪音信號(hào)是不敏感的。地平面的部分回流抵消并不代表差分電路就不以參考平面作為信號(hào)返回路徑，其實(shí)在信號(hào)回流分析上，差分走線和普通的單端走線的機(jī)理是一致的，即高頻信號(hào)總是沿著電感最小的回路進(jìn)行回流，最大的區(qū)別在于差分線除了有對(duì)地的耦合之外，還存在相互之間的耦合，哪一種耦合強(qiáng)，那一種就成為主要的回流通路。

在PCB 電路設(shè)計(jì)中，一般差分走線之間的耦合較小，往往只占10~20%的耦合度，更多的還是對(duì)地的耦合，所以差分走線的主要回流路徑還是存在于地平面。當(dāng)?shù)仄矫姘l(fā)生不連續(xù)的時(shí)候，無參考平面的區(qū)域，差分走線之間的耦合才會(huì)提供主要的回流通路。盡管參考平面的不連續(xù)對(duì)差分走線的影響沒有對(duì)普通的單端走線來的嚴(yán)重，但還是會(huì)降低差分信號(hào)的質(zhì)量，增加EMI，要盡量避免。也有些設(shè)計(jì)人員認(rèn)為，可以去掉差分走線下方的參考平面，以抑制差分傳輸中的部分共模信號(hào)，但從理論上看這種做法是不可取的，阻抗如何控制？不給共模信號(hào)提供地阻抗回路，勢(shì)必會(huì)造成EMI 輻射，這種做法弊大于利。

所以要保持PCB地線層返回路徑寬而短。盡量不要跨島（跨過相鄰電源或地層的分隔區(qū)域。）比如主板設(shè)計(jì)中的USB和SATA及PCI-EXPRESS等最好不要有跨島的做法。保證這些信號(hào)的下面是個(gè)完整地平面或電源平面。