邊緣圖像連通區(qū)域標(biāo)記的算法研究和SoPC實(shí)現(xiàn)
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圖1中，假設(shè)三個(gè)目標(biāo)點(diǎn)的傳遞順序是P0到P5，P5再到P02，則P5就是走向拐點(diǎn)。
要改善連通性，可以增大搜索范圍，如增大到7×7范圍。這樣雖然在一定程度上改善了連通性，但是會(huì)引入更多的干擾點(diǎn)。而本文的思路是：首先按照上述8方向鄰域生長(zhǎng)算法搜索連通區(qū)域，同時(shí)記錄邊緣“端點(diǎn)”，然后通過比較各個(gè)區(qū)域的端點(diǎn)，將端點(diǎn)較近的兩個(gè)區(qū)域合并。結(jié)合前文的分析，本文認(rèn)為邊緣端點(diǎn)包括3類：區(qū)域起點(diǎn)；邊緣末端；邊緣拐點(diǎn)。這樣得到的端點(diǎn)個(gè)數(shù)少，包含了絕大部分的“斷點(diǎn)”。通過不斷比較各個(gè)區(qū)域的端點(diǎn)，相近則將區(qū)域合并，最終得到合并后的標(biāo)記圖像。
該方法實(shí)質(zhì)上是在小尺度內(nèi)搜索連通區(qū)，并利用得到的邊緣端點(diǎn)在大尺度內(nèi)進(jìn)行區(qū)域合并，既不引入更多的雜點(diǎn)，又改善了標(biāo)記圖像的連通性，并在保證區(qū)域合并正確率的同時(shí)，提高了合并效率。
2 區(qū)域標(biāo)記及合并的SoPC實(shí)現(xiàn)
本文以FPGA為核心，利用SoPC技術(shù)，實(shí)現(xiàn)了對(duì)320×240圖像的8方向生長(zhǎng)連通區(qū)域標(biāo)記。系統(tǒng)使用FPGA邏輯硬件進(jìn)行邊緣檢測(cè)[3]，使用NiosII軟核處理器進(jìn)行連通區(qū)域標(biāo)記，用Avalon總線將兩者結(jié)合起來，實(shí)現(xiàn)了硬件加速，軟硬件協(xié)同工作，既提高了實(shí)時(shí)性又保證了靈活性。
2.1 SoPC系統(tǒng)的結(jié)構(gòu)設(shè)計(jì)
系統(tǒng)結(jié)構(gòu)圖如圖3所示，主要模塊的功能簡(jiǎn)述如下：
(1)NiosII CPU模塊。該模塊是整個(gè)系統(tǒng)運(yùn)算和調(diào)度的中心，完成系統(tǒng)工作流程的控制；圖像處理中區(qū)域標(biāo)記和區(qū)域合并算法的實(shí)現(xiàn)；圖形用戶接口(GUI)的實(shí)現(xiàn)。
(2)Image模塊。圖像采集部分負(fù)責(zé)按照320×240大小采集攝像頭的數(shù)據(jù)，由DMA控制器通過Avalon總線將原始圖像數(shù)據(jù)存儲(chǔ)到DDR SDRAM中。邊緣檢測(cè)部分同步地將原始圖像數(shù)據(jù)邊緣化，生成邊緣圖像數(shù)據(jù)，并通過DMA控制器和Avalon總線存儲(chǔ)到DDR SDRAM中。
(3)Display模塊。負(fù)責(zé)驅(qū)動(dòng)LCD液晶顯示屏顯示原始圖像、標(biāo)記圖像以及處理信息。本文引用地址：http://butianyuan.cn/article/187479.htm
2.2 區(qū)域標(biāo)記及合并的算法實(shí)現(xiàn)
圖像處理過程分為連通區(qū)域標(biāo)記、區(qū)域合并和區(qū)域排序三步。
(1)連通區(qū)域標(biāo)記：按照改進(jìn)后的8方向鄰域生長(zhǎng)算法進(jìn)行連通區(qū)域標(biāo)記，為每個(gè)連通區(qū)分配一個(gè)鏈表數(shù)組元素，用鏈表記錄該連通區(qū)的目標(biāo)點(diǎn)和端點(diǎn)。
(2)區(qū)域合并：逐個(gè)比較任意兩個(gè)連通區(qū)域的端點(diǎn)鏈表，在大尺度范圍內(nèi)（本文采用9×9范圍），若其中有相鄰的端點(diǎn)，則合并這兩個(gè)連通區(qū)。
(3)區(qū)域排序：按照目標(biāo)點(diǎn)的個(gè)數(shù)，從大到小對(duì)合并后的連通區(qū)域排序，取前N個(gè)目標(biāo)點(diǎn)數(shù)大于X的連通區(qū)域作為后續(xù)特征提取的對(duì)象(本文N的最大取值為10，X取值20)，其余的視為干擾去掉。取形狀較大的N個(gè)連通區(qū)進(jìn)行下一步的特征提取，可以節(jié)省處理時(shí)間。
3 實(shí)驗(yàn)結(jié)果及分析
本文使用Altera公司的高性價(jià)比CycloneIII系列的FPGA EP3C25F324C8。SoPC系統(tǒng)共用邏輯單元8916/24624(36%)，寄存器5 415個(gè)，引腳101個(gè)，片內(nèi)SRAM位數(shù)421 248/608 256(69%)，內(nèi)置乘法器4個(gè)，PLL鎖相環(huán)1個(gè)。系統(tǒng)時(shí)鐘為100 MHz，NiosII軟核處理器的性能為113 DMIPS。
實(shí)驗(yàn)結(jié)果如圖4所示。圖4(a)為實(shí)驗(yàn)用開發(fā)板和攝像頭，圖4(b)、(c)、(d)是不同圖像在LCD液晶屏上顯示的實(shí)驗(yàn)結(jié)果。顯示分為三部分：左側(cè)上部為原始灰度圖像，大小為320×240；左側(cè)下部為標(biāo)記圖像（不同區(qū)域由不同顏色顯示），大小為320×240；右側(cè)為處理信息，大小為480×480。處理信息包括：Connection Num為連通區(qū)域個(gè)數(shù)；Merge Num為合并后的區(qū)域數(shù)；Region Num為排序后的區(qū)域數(shù)；Process Time為圖像處理時(shí)間，單位為ms。
實(shí)驗(yàn)結(jié)果表明，本文算法得出的標(biāo)記圖像結(jié)果正確、邊緣清晰、去掉了雜點(diǎn)、提高了區(qū)域的連通性。在SoPC系統(tǒng)上實(shí)現(xiàn)時(shí)，對(duì)復(fù)雜圖像的處理速度約30幀/s，滿足了實(shí)時(shí)性要求。
本文在SoPC系統(tǒng)中，將提出的基于目標(biāo)像素鄰域的8方向生長(zhǎng)區(qū)域標(biāo)記算法和基于邊緣端點(diǎn)的區(qū)域合并算法成功地予以實(shí)現(xiàn)。實(shí)驗(yàn)結(jié)果表明了算法的有效性和實(shí)時(shí)性?；赟oPC技術(shù)的圖像處理系統(tǒng)，軟硬件協(xié)同工作，提高了系統(tǒng)的并行性和靈活性，便攜性好，成本低。
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評(píng)論