基于FPGA的8段數(shù)碼管動態(tài)顯示IP核設(shè)計 作者： 時間：2009-12-21 來源：網(wǎng)絡(luò) 加入技術(shù)交流群 掃碼加入和技術(shù)大咖面對面交流海量資料庫查詢 收藏 <a target='_blank'><img src='https://ad.eepw.com.cn/www/delivery/avw.php?zoneid=88&cb=INSERT_RANDOM_NUMBER_HERE&n=a635e61e' border='0' alt='' /></a> <a target='_blank'><img src='https://ad.eepw.com.cn/www/delivery/avw.php?zoneid=87&cb=INSERT_RANDOM_NUMBER_HERE&n=a576c0a2' border='0' alt='' /></a> 3．3 數(shù)碼管動態(tài)顯示IP核Verilog HDL程序編寫 用硬件描述語言Verilog HDL編寫程序完成設(shè)計。本文引用地址：http://butianyuan.cn/article/188448.htm 上一頁 1 2 3 下一頁
加入技術(shù)交流群
評論