基于虛擬圖像注入的目標模擬器設計

　　所以寄存器SCIHBAUD和SCILBAUD中的值分別為00H和60H。
　　FPGA程序結構圖如圖5所示，設計中使用Verilog HDL硬件描述語言進行時序設計。

　　從圖5可以看出，采用模塊化的設計方法，圖像數(shù)據(jù)的寫操作和讀操作分別工作在兩個不同的時鐘域內(nèi)，數(shù)據(jù)的寫入是連續(xù)的，數(shù)據(jù)的讀出是按照一定的幀頻和行頻進行的。本設計采用雙端口RAM構造異步FIFO的方法來實現(xiàn)。一方面要解決異步FIFO設計中存在的難點；另一方面要與Camera Link接口進行視頻數(shù)據(jù)的同步控制，生成場同步信號FAVAL和行同步信號LVAL。
　　整個程序可分為6個模塊。其中FIFO控制器模塊中包含一個雙端口RAM，用來存儲數(shù)據(jù)及控制讀寫操作；寫地址與滿標志邏輯生成寫地址并產(chǎn)生滿標志，寫地址和寫使能由DSP提供；讀地址與空標志邏輯生成讀地址并產(chǎn)生空標志，讀時鐘由系統(tǒng)時鐘通過計數(shù)分頻得到。因為讀操作要在LVAL信號的控制下完成，所以讀使能信號使用LVAL，其中空、滿狀態(tài)通過增加標志位和劃分地址空間來產(chǎn)生；比較邏輯用來異步比較讀、寫地址，并產(chǎn)生將滿、將空信號，其中讀、寫地址用格雷碼指針表示。該設計很好地解決了異步FIFO設計中存在的兩個關鍵問題，即降低了電路中亞穩(wěn)態(tài)的出現(xiàn)概率，正確產(chǎn)生了空、滿狀態(tài)邏輯[3]。FVAL和LVAL的計算方法如下所述。
　　設計中像素時鐘信號PIXCLK的頻率為10 MHz。模擬的圖像數(shù)據(jù)的像素為320×240，幀頻為50 Hz，即每秒傳輸50幀圖像。行同步信號LVAL和幀同步信號FVAL均由像素時鐘信號進行計數(shù)產(chǎn)生，其時序如圖6所示。

　　圖6中，P1為35個PIXCLK時鐘周期；A為320個PIXCLK；即一行包含320個像素點；Q為47個PIXCLK；P2為13個PIXCLK，幀同步信號FVAL為低電平的時間是111 872個PIXCLK。一幀圖像包含240行有效數(shù)據(jù)，可計算出傳輸一幀圖像信號的時間為240×(A+Q)+P1+P2+111 872=200 000個PIXCLK時鐘周期，幀頻為10 MHz÷200 000=50 Hz[4]。
5 實驗結果
　　將DSP程序和FPGA程序下載到實驗板中，使用開發(fā)工具Quartus II6.0中自帶的邏輯分析儀SignalTap對試驗中的主要信號進行采樣監(jiān)測，采樣結果如圖7所示。其中data為寫入數(shù)據(jù)，wraddress為寫地址，rdata為讀出數(shù)據(jù)，raddress為讀地址。當行有效信號lval為低時讀操作停止，當寫滿信號為高時數(shù)據(jù)停止寫入。結果表明信號時序準確，數(shù)據(jù)和地址沒有毛刺現(xiàn)象。最后將實驗板連接到圖像采集卡，模擬的圖像像素是320×240，頻率是50 Hz，通過觀看采集卡采集的圖像，表明圖像時序穩(wěn)定，能夠達到設計要求。

　　設計中采用新的虛擬圖像注入方法的目標模擬器為訓練系統(tǒng)提供目標的圖像數(shù)據(jù)，該方法實現(xiàn)簡單。基于Camera Link接口協(xié)議的圖像信號采用LVDS方式傳輸，增加了傳輸距離，提高了傳輸過程中的信號精度。經(jīng)過試驗測定圖像數(shù)據(jù)信號穩(wěn)定、可靠，各項指標與目前光電跟瞄設備采用的紅外熱像儀輸出圖像格式吻合，實時性滿足要求，能夠很好地完成操作手對光電跟瞄設備的跟蹤訓練和日常維護的任務。