一種高速低壓用增益增強(qiáng)型運(yùn)算跨導(dǎo)放大器設(shè)計(jì)
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按照12位100MHz采樣頻率流水線A／D轉(zhuǎn)換器的采樣保持電路的指標(biāo)來(lái)設(shè)計(jì)這個(gè)運(yùn)算放大器。對(duì)動(dòng)態(tài)誤差和靜態(tài)誤差所各自需要的增益和單位增益帶寬進(jìn)行了折衷，將0．002％分配給靜態(tài)誤差，余下的0．008％給動(dòng)態(tài)誤差。電路采用中芯國(guó)際(SMIC)0．18 μm混合信號(hào)CMOS工藝設(shè)計(jì)，1．8V電壓供電。具體設(shè)計(jì)指標(biāo)為：開(kāi)環(huán)增益：102dB：建立時(shí)間：4．3ns；精度：0．01％；單位增益帶寬：1．27GHz。頻率響應(yīng)的曲線如圖4所示。本文引用地址：http://butianyuan.cn/article/188745.htm
對(duì)運(yùn)算放大器一些重要的性能參數(shù)在TT下仿真，結(jié)果的歸納見(jiàn)表1。
對(duì)階躍輸入響應(yīng)的仿真在如圖5所示的閉環(huán)中進(jìn)行。從運(yùn)算放大器的輸入端引入一個(gè)±1V的大階躍信號(hào)，對(duì)應(yīng)的建立時(shí)間曲線如圖6所示，表明所設(shè)計(jì)的電路能夠在4．3ns內(nèi)達(dá)到終態(tài)0．01％的精度。
3 結(jié)論
本文提出了一種可用于增益增強(qiáng)運(yùn)放高速設(shè)計(jì)的優(yōu)化方法，并采用SMIC 0．18 μm混合信號(hào)CMOS工藝設(shè)計(jì)，實(shí)現(xiàn)了一個(gè)單級(jí)全差分增益增強(qiáng)的折疊共源共柵運(yùn)算放大器。詳細(xì)分析并克服了零極點(diǎn)對(duì)可能引起的慢動(dòng)態(tài)性能。仿真結(jié)果表明，此運(yùn)算放大器能夠滿足高性能流水線A／D轉(zhuǎn)換器設(shè)計(jì)的要求。
評(píng)論