基于CPCI總線的一體化數(shù)據(jù)處理中心的研究與實(shí)現(xiàn)

1)IDLE狀態(tài) 系統(tǒng)上電或復(fù)位后，處于IDLE狀態(tài)。在IDLE狀態(tài)時，F(xiàn)PGA監(jiān)測LHOLD信號，當(dāng)單板計算機(jī)訪問FPGA時，LHOLD信號變?yōu)楦唠娖健PGA監(jiān)測到該高電平后，立即使LHOLDA信號為高電平，轉(zhuǎn)入ADDR_S狀態(tài)。
2)ADDR_S狀態(tài) 在此狀態(tài)下，F(xiàn)PGA監(jiān)測ADS信號，當(dāng)ADS信號變?yōu)榈碗娖?，地址信號LA[31：2]有效，同時對輸入的讀寫信號進(jìn)行判斷，若為讀操作，轉(zhuǎn)入READ狀態(tài)，若為寫操作，轉(zhuǎn)入WRITE狀態(tài)。
3)WRITE狀態(tài) FPGA控制READY信號為低電平，以使總線上的數(shù)據(jù)有效，F(xiàn)PGA可以控制LBE[3：0]信號，以對傳輸?shù)臄?shù)據(jù)字節(jié)進(jìn)行選取。并監(jiān)測BLAST信號，當(dāng)監(jiān)測到BLAST信號為低電平時，表示傳輸最后一個數(shù)據(jù)，轉(zhuǎn)入THE_END狀態(tài)。
4)READ狀態(tài) 同WRITE狀態(tài)相似。
5)THE_END狀態(tài) 數(shù)據(jù)傳輸結(jié)束，F(xiàn)PGA監(jiān)測BLAST信號變?yōu)楦唠娖酵瑫r將READY信號變?yōu)楦唠娖健．?dāng)LHOLD信號變?yōu)榈碗娖胶?，LHOLDA信號變?yōu)榈碗娖?，轉(zhuǎn)入IDLE狀態(tài)，等待下一次傳輸。
3．3 光纖通信電路和控制模塊設(shè)計
本設(shè)計中的光纖通信電路由并串轉(zhuǎn)換電路和光傳輸電路組成。并串轉(zhuǎn)換電路采用了TI公司的TLK1501芯片，通過內(nèi)部的8B／10B編碼，將16位并行數(shù)據(jù)分成2個8位數(shù)據(jù)進(jìn)行編碼，編碼后的數(shù)據(jù)為20位，再通過并串轉(zhuǎn)換發(fā)送出去；光傳輸電路采用FINISAR公司推出的FTLF1321SIM TL光模塊，將串行數(shù)據(jù)進(jìn)行光電轉(zhuǎn)換輸出。
光纖通信模塊內(nèi)部有一個狀態(tài)機(jī)，上電或復(fù)位后，處于IDLE狀態(tài)。模塊對傳送標(biāo)志信號(TX_FLAG)監(jiān)測，如果有傳送標(biāo)志(TX_FLAG=1)，轉(zhuǎn)入TX_READY狀態(tài)。在正常傳送數(shù)據(jù)前，需要對芯片進(jìn)行同步操作，模塊控制信號TX-EN、TX-ER為00，連續(xù)發(fā)送3個空閑碼，使TLK1501進(jìn)入
同步模式，狀態(tài)機(jī)轉(zhuǎn)入TX_S狀態(tài)。在TX_S狀態(tài)下，如果發(fā)送有效數(shù)據(jù)，模塊控制TX_EN、TX-ER為10，進(jìn)行數(shù)據(jù)的正常發(fā)送，發(fā)送數(shù)據(jù)結(jié)束后，轉(zhuǎn)入IDLE狀態(tài)，等待下一次傳輸。在接收數(shù)據(jù)時，模塊監(jiān)測RX-DV，RX-ER信號，如果RX-DV，RX-ER為10，正常接收數(shù)據(jù)。模塊設(shè)計的關(guān)鍵代碼如下：


4 結(jié)論
本文通過對多種功能接口電路進(jìn)行研究分析，最終實(shí)現(xiàn)了在同一塊嵌入式板卡上集成光纖通信、A／D、D／A、CPCI總線、SDRAM存儲、FLASH存儲等功能。系統(tǒng)以FPGA芯片為處理核心，利用模塊化的思想進(jìn)行設(shè)計，使系統(tǒng)方便擴(kuò)展、易于維護(hù)和升級。經(jīng)過長期的工程實(shí)踐驗(yàn)證，本系統(tǒng)運(yùn)行可靠穩(wěn)定，能夠?qū)崿F(xiàn)在復(fù)雜工業(yè)控制系統(tǒng)中對數(shù)據(jù)靈活控制、實(shí)時處理和高效傳輸。