可編程邏輯器件的應(yīng)用參考

該程序仿真波形如圖4，實(shí)現(xiàn)了四分頻電路的邏輯設(shè)計(jì)、實(shí)現(xiàn)。

PCB電路設(shè)計(jì)

應(yīng)用CPLD還需注意其輸出腳狀態(tài)改變時(shí)所產(chǎn)生的高頻的脈沖，會(huì)對(duì)下一級(jí)器件帶來(lái)嚴(yán)峻的考驗(yàn)。因此在 PCB設(shè)計(jì)中必須進(jìn)行相應(yīng)的處理，才能有效抑制脈沖的極值，同時(shí)保證上升沿的陡直。圖5為一脈寬調(diào)制軟核的輸出效果圖。該模塊實(shí)現(xiàn)精度為8位的脈寬調(diào)制，方波信號(hào)基頻為4kHz，由33M的PCI時(shí)鐘分頻得來(lái)。系統(tǒng)只應(yīng)用最簡(jiǎn)單的阻容濾波電路來(lái)降低脈沖值。

該圖為直接輸出與濾波輸出兩種條件下的示波器顯示圖，在圖a中沒(méi)有采取濾波措施，可以看到在上跳沿處為4V左右的尖峰脈沖，相比穩(wěn)定的高電平3V輸出高出1V。而圖b是經(jīng)簡(jiǎn)單的阻容濾波電路后輸出，上跳沿脈沖的峰值明顯得到抑制。較大的改善了系統(tǒng)的性能。

結(jié)束語(yǔ)

應(yīng)用可編程邏輯器件，可加速開(kāi)發(fā)的進(jìn)程，在器件提供的方針環(huán)境中進(jìn)行功能的仿真驗(yàn)證，可及時(shí)發(fā)現(xiàn)設(shè)計(jì)中的缺陷。但是自帶的仿真器本身也并非完美，在電路設(shè)計(jì)完成后還需進(jìn)行更細(xì)致的驗(yàn)證。CPLD的廣泛應(yīng)用給電子線路設(shè)計(jì)人員有更大的發(fā)揮空間，更靈活的設(shè)計(jì)方式，極大的提高了設(shè)計(jì)效率。