基于FPGA的高速多路視頻數(shù)據(jù)采集系統(tǒng)

摘要：針對(duì)同時(shí)處理高速多路視頻數(shù)據(jù)的需求，以NiosIl軟核CPU為核心，通過(guò)在FPGA上構(gòu)建可編程片上系統(tǒng)(System On Programmable Chip，SOPC)，利用SOPC系統(tǒng)自定義外設(shè)接口，配合DMA技術(shù)，完成對(duì)A／D轉(zhuǎn)換后的多路視頻數(shù)據(jù)的同時(shí)解碼采集。視頻解碼模塊采用滑動(dòng)窗法快速檢測(cè)定時(shí)基準(zhǔn)信號(hào)。FPGA可重構(gòu)的特性可以使系統(tǒng)根據(jù)實(shí)際應(yīng)用需要在原方案基礎(chǔ)上擴(kuò)展、裁減功能模塊，并根據(jù)資源情況重構(gòu)系統(tǒng)，達(dá)到資源與效率的最優(yōu)匹配。
關(guān)鍵詞：FPGA；Nios；IP核；多路數(shù)據(jù)采集；視頻解碼

引言
數(shù)字圖像處理技術(shù)廣泛地應(yīng)用在信息處理領(lǐng)域，如何高效、靈活地將現(xiàn)實(shí)世界圖像數(shù)字化是信息處理的關(guān)鍵技術(shù)之一。本文基于FPGA技術(shù)設(shè)計(jì)了一個(gè)高速多路視頻數(shù)據(jù)采集系統(tǒng)?；贏ltera Cyclone II芯片，構(gòu)建一個(gè)集成NiosII軟核處理器、存儲(chǔ)器、I／O接口、自定義外設(shè)的可編程片上系統(tǒng)系統(tǒng)(System On Programmable Chip，SOPC)。利用FPGA高速并行處理能力，可同時(shí)對(duì)多路視頻數(shù)據(jù)進(jìn)行視頻解碼，大大提高系統(tǒng)數(shù)據(jù)采集前端的處理能力。
SOPC系統(tǒng)是可編程片上系統(tǒng)，由單個(gè)芯片完成整個(gè)系統(tǒng)的主要邏輯功能，同時(shí)具有靈活的可重構(gòu)特性?？筛鶕?jù)實(shí)際應(yīng)用中的不同需求裁剪、擴(kuò)充、升級(jí)系統(tǒng)，并且軟硬件系統(tǒng)均可編程。NiosII軟核CPU的外設(shè)可由設(shè)計(jì)者自由配置，具有靈活且運(yùn)行速度快的特點(diǎn)。

1 系統(tǒng)功能及特點(diǎn)
1．1 功能描述
本文所提出的系統(tǒng)以Altera公司CycloneII系列的EP2C70為核心，通過(guò)外接擴(kuò)展板接入視頻信號(hào)，可同時(shí)采集處理2～6路視頻數(shù)據(jù)，將視頻數(shù)據(jù)解碼后提取出圖像區(qū)域的RAW DATA。SOPC系統(tǒng)通過(guò)自定義FIFO接口緩存數(shù)據(jù)，利用DMA技術(shù)將視頻數(shù)據(jù)搬移至存儲(chǔ)區(qū)域，供后續(xù)程序調(diào)用。
1．2 系統(tǒng)特點(diǎn)
本系統(tǒng)主要具有以下特點(diǎn)：
①采用硬件描述語(yǔ)言編寫(xiě)的視頻解碼模塊可以高效地完成視頻編解碼工作，如果接入的視頻信號(hào)編碼格式不同，可以靈活重構(gòu)每路視頻的解碼模塊，而不需要修改硬件設(shè)計(jì)。
②NiosII軟核CPU可以靈活地進(jìn)行任務(wù)調(diào)度，配合Nios IDE軟件編程環(huán)境，可以方便的對(duì)視頻A／D采集芯片進(jìn)行I2C總線配置。
③自定義FIFO接口緩存視頻數(shù)據(jù)，保證數(shù)據(jù)連貫性和準(zhǔn)確性，F(xiàn)IFO的緩沖區(qū)的長(zhǎng)度和數(shù)據(jù)寬度均可以定制，針對(duì)每一路視頻數(shù)據(jù)格式配置不同的FIFO緩沖區(qū)。
④采用DMA技術(shù)完成采集數(shù)據(jù)從SOPC外設(shè)到內(nèi)存的搬移，減輕CPU的負(fù)擔(dān)。

2 實(shí)現(xiàn)原理及系統(tǒng)結(jié)構(gòu)
2．1 系統(tǒng)總體框架
整個(gè)系統(tǒng)主要分為SOPC系統(tǒng)、多路視頻解碼模塊、視頻A／D芯片絹、SDRAM存儲(chǔ)器幾大模塊。SOPC系統(tǒng)和多路視頻解碼模塊均由FPGA可編程邏輯資源實(shí)現(xiàn)。SOPC系統(tǒng)通過(guò)自定義FIFO(Custom FIFO)緩沖來(lái)自多路視頻解碼模塊(Multi-channel Video Decoder Module)的數(shù)據(jù)，DMA完成數(shù)據(jù)從Custom FIFO到SDRAM的搬移工作，NiosII CPU通過(guò)Avalon總線對(duì)視頻A／D采集芯片、自定義FIFO接口模塊以及DMA控制器進(jìn)行配置。系統(tǒng)總體結(jié)構(gòu)如圖1所示。