LVDS信號的PCB設計和仿真分析

摘要 在傳統(tǒng)并行同步數(shù)字信號的數(shù)位和速率將要達到極限的情況下，開始轉向從高速串行信號尋找出路，其中以低壓差分信號(LVDS)應用最廣泛。文中以基于FPGA設計的高速信號下載器為例，從LVDS的PCB設計，約束設置和信號完整性仿真等多方面研究LVDS信號的實現(xiàn)。
關鍵詞 LVDS；PCB設計；信號完整性

LVDS(Low—Voltage Diffential Signaling)是一種低壓差分信號，具有傳輸電壓低、抗干擾能力強、時序定位準確等優(yōu)點，適合高速信號的傳輸，在航天，軍工等領域有廣泛的應用。LVDS同時也是一種高速數(shù)字信號，因此在PCB(Prined Circuit Board)設計中要更多的考慮反射、過沖、串擾等信號完整性問題。針對以上的問題，只要在進行互連時加以考慮，就可滿足高速信號傳輸?shù)囊蟆?br />
1 LVDS信號約束設置
1．1 PCB板的疊層設置
根據(jù)TI參考手冊，通常的疊層結構為LVDS信號層、電源層、地層和TTL信號層共4層，如圖1所示。

但在實際設計中，由于疊層設計不可能單獨列出多層，對于TTL和LVDS信號的地層也不需要進行分割，這樣反而會破壞地層的完整性，因此在保證有完整地的情況下，可以對其他地層TTL和LVDS信號進行分割?？傊诒ＷC地層完整的情況下，讓LVDS信號和TTL信號盡量分離，最好是在不同的層進行布線。在文中PCB板的設計中，使用6層疊層結構：
TOP-GND1-INNER-POWER-GND2-BOTTOM，其中TOP和BOTTOM層走LVDS信號，INNER和GND2走LVTTL信號，這樣既保持了信號的分層，也保持了完整的信號回流路徑。
1．2 LVDS信號的阻抗控制
差分阻抗的不匹配會產生反射，有10％的阻抗不匹配就會產生5％的反射，所以要根據(jù)不同情況進行不同的匹配控制。LVDS信號的差分特性阻抗為100 Ω，對于LVDS信號發(fā)射端，采用差分對各自串聯(lián)精度為1％的50 Ω的電阻進行匹配，在1 vds信號的接收端，采用并聯(lián)一個精度為1％的100 Ω的電阻進行匹配，這樣既保持了信號傳輸?shù)墓β室?，又滿足了阻抗控制的要求。在PCB疊層設置時，要注意疊層結構對于特性阻抗的影響。
1．3 差分信號對的處理
由于差分對相比于單端，需要兩倍的信號線，所以設計的復雜程度也相對提高了，同時差分對具有導致EMI的潛在內因，容易耦合進共模干擾，導致輸出EMI問題和相互之間的串擾問題。
針對在PCB板中可能存在的EMI、串擾、地彈等問題，采用不同的處理方式進行消除。
1．3．1 EMI(電磁干擾)
采用LVDS信號與其他信號進行分層布線，同時對于LVDS信號使用25mil(1 mil=0．025 4 mm)地線包圍，并且每隔一段距離用打孔接到“GND”層。并要求LVDS信號線盡量短一些。在PCB周圍要用地覆蓋，以保證信號不被輻射干擾。