FPGA的機(jī)載合成孔徑雷達(dá)數(shù)字信號處理機(jī)接口板卡的

3.1 數(shù)據(jù)的打包和流向控制

雷達(dá)參數(shù)數(shù)據(jù)和原始回波數(shù)據(jù)的數(shù)據(jù)源是異步的,不能保證兩者確切的對應(yīng)關(guān)系,接口板卡利用對緩存原始回波數(shù)據(jù)FIFO和緩存雷達(dá)參數(shù)數(shù)據(jù)雙口RAM的讀寫控制,調(diào)整雷達(dá)參數(shù)數(shù)據(jù)和原始回波數(shù)據(jù)對應(yīng)關(guān)系,將兩種數(shù)據(jù)源按處理機(jī)要求的輸入數(shù)據(jù)格式組成正確的數(shù)據(jù)幀雷達(dá)參數(shù)數(shù)據(jù)和原始回波數(shù)據(jù)打包后的數(shù)據(jù)幀格式如下:

在程序中,設(shè)計了雷達(dá)參數(shù)發(fā)送控制計數(shù)器Para_counter和回波數(shù)據(jù)發(fā)送控制計數(shù)器Data_counter系統(tǒng)工作后,每次檢測到原始回波數(shù)據(jù)流的數(shù)據(jù)有效信號data_valid的上升沿(標(biāo)記收到完整的一幀回波數(shù)據(jù))時,啟動雷達(dá)參數(shù)發(fā)送控制計數(shù)器開始計數(shù),當(dāng)計數(shù)到設(shè)定的值(本設(shè)計中為25)時停止計數(shù)并啟動回波數(shù)據(jù)發(fā)送控制計數(shù)器開始計數(shù),計數(shù)到設(shè)定的值(本設(shè)計中為5000)時停止計數(shù)當(dāng)檢測到原始回波數(shù)據(jù)流的數(shù)據(jù)有效信號data_valid的下降沿(標(biāo)記開始接收新的一幀回波數(shù)據(jù))時,兩個計數(shù)器都清零根據(jù)計數(shù)器的計數(shù)值產(chǎn)生Link口選擇信號確定數(shù)據(jù)的流向圖4給出了數(shù)據(jù)流向的示意圖圖5給出了基于MAXPLUSⅡ10.0的仿真結(jié)果,仿真顯示正確地實(shí)現(xiàn)了數(shù)據(jù)打包和流向控制