設(shè)計(jì)與驗(yàn)證復(fù)雜SoC中可綜合的模擬及射頻模型

現(xiàn)在對表1中所列的參數(shù)進(jìn)行說明。電源電壓變化百分比可進(jìn)行設(shè)置，例如設(shè)為10%。在1.8 V電源上，優(yōu)化可保證所有指標(biāo)都能在1.62V及1.98V(亦即Vdd ± 10%)上達(dá)到。例如，當(dāng)功耗在1.98V上為最差情況時(shí)，飽和余量將在1.62V上為最差情況。如果任何片上電阻的百分比變化都為20%，則優(yōu)化可保證所有指標(biāo)都能在± 20%電阻值上達(dá)到。由于電阻可用于電壓參考及環(huán)路濾波電路中，并由此而對制造成品率產(chǎn)生很大影響，因此優(yōu)化時(shí)將考慮參考電流變化及其穩(wěn)定性余量。

在選擇魯棒設(shè)計(jì)的工藝階段時(shí)，應(yīng)按以下要求進(jìn)行：
?每一工藝階段都必須能保持每一項(xiàng)指標(biāo)，且報(bào)告指標(biāo)值為所選階段的最差值；
? 針對目標(biāo)的報(bào)告值在所有階段上都應(yīng)為最差值。

參數(shù)匹配

除不同晶圓批次之間的工藝變化外，模擬設(shè)計(jì)者們必須密切注意器件性能，因?yàn)橥恍酒系钠骷阅芤矔?huì)有變化。

晶體管及電路失配對模擬設(shè)計(jì)性能的極限有極大的影響。像數(shù)據(jù)變換器分辨率、運(yùn)放的CMRR及PSRR等典型性能參數(shù)，都取決于晶體管的匹配。這些匹配(或失配)效應(yīng)可嚴(yán)重地影響設(shè)計(jì)魯棒性。

設(shè)計(jì)者可利用晶體管門限電壓中的失配來計(jì)算設(shè)計(jì)中的噪聲成分。他既可將這種失配建模成面向特定晶體管的門限電壓及面向該工藝的額定門限電壓的變化，也可將這種失配建模成帶有與器件面積成反比偏差的隨機(jī)變量。他可將標(biāo)準(zhǔn)電流偏差建模成特定晶體管飽和電流Id,sat與該工藝中晶體管額定飽和電流Id,sat之間的一個(gè)百分比變化。由于制造過程中的隨機(jī)變化，位于差分對兩邊的晶體管將在門限電壓及飽和電流中表現(xiàn)為失配。

噪聲及電源變化

像噪聲及電源電壓變化這些因素，它們對模擬及射頻設(shè)計(jì)的影響比對數(shù)字設(shè)計(jì)的影響要大得多。例如，模擬設(shè)計(jì)中的增益及帶寬等一級參數(shù)能被很好地滿足。但由于有噪聲，因此像SNR這些指標(biāo)就不能很好地實(shí)現(xiàn)。

優(yōu)化設(shè)計(jì)不僅必須能在噪聲環(huán)境下具有魯棒性，而且還應(yīng)能抵抗電源變化。為滿足這些約束條件，綜合平臺(tái)允許用戶針對任何環(huán)境對設(shè)計(jì)進(jìn)行調(diào)整。以下說明利用PLL中的累積電源抖動(dòng)(在Vdd上步進(jìn)10%)來抵抗電源電壓變化的例子。

當(dāng)加上這種步進(jìn)時(shí)，理想?yún)⒖紩r(shí)鐘與輸出時(shí)鐘之間的瞬時(shí)相位誤差將開始累積。經(jīng)過一段時(shí)間之后，環(huán)路將作出反應(yīng)，并開始將這些信號驅(qū)動(dòng)回相位調(diào)整中。這項(xiàng)指標(biāo)代表電壓步進(jìn)后的最差瞬時(shí)相位誤差。為具有魯棒性，假設(shè)電壓步進(jìn)的上升時(shí)間遠(yuǎn)小于參考周期。事實(shí)上，任何一種片上電壓步進(jìn)都很可能具有短得多的上升及下降時(shí)間，因此能提供遠(yuǎn)優(yōu)于此項(xiàng)指標(biāo)的性能。

其實(shí)設(shè)計(jì)可能對一種噪聲比對另一種噪聲更加脆弱。解決方案是，用戶先對環(huán)境進(jìn)行評估并確定出最大弱點(diǎn)，然后將約束設(shè)定為一個(gè)低值，再確定下一個(gè)最大弱點(diǎn)并將其設(shè)定到稍高一點(diǎn)的值。優(yōu)化程序試圖匹配所有約束條件，而將最重要約束設(shè)為最緊值且將最不重要約束設(shè)為寬松值，能使優(yōu)化程序最大限度地滿足設(shè)計(jì)要求

寄生

使用綜合平臺(tái)的設(shè)計(jì)者，通過將寄生效應(yīng)構(gòu)建到優(yōu)化模型中，還能在開始優(yōu)化時(shí)將所有寄生效應(yīng)包括在內(nèi)，并借此消除設(shè)計(jì)過程中的不確定因素。這些模型被構(gòu)建成能處理與器件及其互連有關(guān)的不必要的電阻、電容及電感效應(yīng)等信號完整性問題。設(shè)計(jì)者能對相鄰連線間互耦這樣的效應(yīng)進(jìn)行建模，如果這些因素影響到性能，則綜合平臺(tái)中的程序算法將把這些因素考慮到電路布局中。

布局布線

綜合平臺(tái)利用幾何程序來控制電路布局，以達(dá)到系統(tǒng)性能目標(biāo)。這些問題涉及到器件、模塊、底層規(guī)劃及布線等。為達(dá)到模擬及射頻電路所需的性能指標(biāo)，可考慮以下電路布局布線約束。

對稱約束：一個(gè)部件可被約束成以水平或垂直軸線為中心；兩個(gè)同樣大小的部件可被約束成相對軸線為鏡像。

鏡像節(jié)點(diǎn)：可圍繞軸線對節(jié)點(diǎn)進(jìn)行鏡像。

節(jié)點(diǎn)匹配：可將標(biāo)記(布局?jǐn)U展)增加到布線中，以使兩個(gè)節(jié)點(diǎn)的水平及垂直金屬長度整體上均衡。

對齊：兩個(gè)元件可被約束成互相沿頂部、底部、左或右對齊。

電容約束：這能通過彎曲布線長度來限制布線與基底間的電容。

IR壓降約束：布線器將對電源軌道尺寸進(jìn)行規(guī)定，以將IR壓降值限制在指定的數(shù)值上。

對器件生成器中的另一個(gè)重要考慮是中間數(shù)字化，這能減少器件電容，并確保有對稱的電流方向、保護(hù)環(huán)(guard ring)及虛擬(dummy)結(jié)構(gòu)等。圖3顯示了為模擬或射頻設(shè)計(jì)所生成的器件例子。

如何驗(yàn)證模擬設(shè)計(jì)的魯棒性

Barcelona公司可保證對每一優(yōu)化實(shí)例的魯棒性驗(yàn)證都能通過使用驗(yàn)證金字塔來完成，并已將它應(yīng)用檢驗(yàn)0.18及0.13毫米綜合平臺(tái)上。正如我前面所提到的，利用這種驗(yàn)證金字塔使我們既能避免設(shè)置及運(yùn)行Monte Carlo模擬的艱辛，又能避免運(yùn)行多種硅制造工藝的昂貴。