捷聯(lián)慣性組合導(dǎo)航系統(tǒng)的工程設(shè)計(jì)

在FPGA內(nèi)部實(shí)現(xiàn)一個(gè)串口模塊，采用GPS接收機(jī)默認(rèn)的4 800 bit·s-1，首先將系統(tǒng)的40 MHz時(shí)鐘進(jìn)行分頻，一般對(duì)數(shù)據(jù)進(jìn)行過(guò)采樣，以便正確接收GPS接收機(jī)的數(shù)據(jù)。取過(guò)采樣頻率為波特率的8倍。有了4 800×8 Hz的頻率之后，進(jìn)行串并轉(zhuǎn)換。為防止毛刺信號(hào)被誤認(rèn)為是起始信號(hào)，定義一個(gè)2位的計(jì)數(shù)器進(jìn)行判斷起始位4次。接著用狀態(tài)機(jī)實(shí)現(xiàn)對(duì)起始位、數(shù)據(jù)和停止位的檢測(cè)，就可進(jìn)行數(shù)據(jù)的接收。通過(guò)Verilog HDL語(yǔ)言編寫(xiě)接收GPS數(shù)據(jù)程序，采用狀態(tài)機(jī)方法檢測(cè)GPS數(shù)據(jù)起始符，本系統(tǒng)采用$GPRMC，(UTC時(shí)間)，A，(緯度信息)，N，(經(jīng)度信息)，E，(速度信息)，289．0，020710，10．3，W×5B協(xié)議，本系統(tǒng)只用位置和速度信息對(duì)捷聯(lián)慣導(dǎo)系統(tǒng)進(jìn)行校正。接收到的GPS數(shù)據(jù)為對(duì)應(yīng)ASCII值的二進(jìn)制數(shù)。

3．2 PC104軟件設(shè)計(jì)
數(shù)據(jù)解算采用PC104為核心處理器。采集的陀螺和加速度計(jì)的信息經(jīng)過(guò)誤差補(bǔ)償后，將陀螺儀測(cè)量的角速度數(shù)據(jù)進(jìn)行解算，得到姿態(tài)矩陣，再用姿態(tài)矩陣將沿載體坐標(biāo)系的加速度測(cè)量的比力信息轉(zhuǎn)換到導(dǎo)航坐標(biāo)系上，進(jìn)行積分運(yùn)算，同時(shí)根據(jù)姿態(tài)矩陣中的元素可以解算出姿態(tài)角信息。再用GPS測(cè)量得到的位置、速度信息和捷聯(lián)慣導(dǎo)系統(tǒng)解算得到的位置、速度的差值作為觀測(cè)量，通過(guò)卡爾曼濾波，修正導(dǎo)航系統(tǒng)的參數(shù)，為慣性元件提供誤差修正，以提高導(dǎo)航精度。將得到的位置、速度、姿態(tài)等信息輸出，進(jìn)行控制載體。PC104對(duì)雙口RAM的端口地址讀／寫(xiě)操作的函數(shù)為inport(int protid)和outport(int portid，int value)，protid為端口地址，value為要發(fā)送數(shù)據(jù)。

4 結(jié)束語(yǔ)
文中以PC104為核心處理器，輔以FPGA控制采集和A／D轉(zhuǎn)換，形成雙CPU協(xié)作模式，通過(guò)雙口RAM進(jìn)行通信，主CPU可以專心進(jìn)行導(dǎo)航計(jì)算，避免了因數(shù)據(jù)采集工作而降低效率。雙CPU并行工作，相互配合，大大地提高了系統(tǒng)的整體效率。系統(tǒng)體積小、精度高、結(jié)構(gòu)簡(jiǎn)單、功耗小。將導(dǎo)航參數(shù)通過(guò)串口輸出，可應(yīng)用于船舶、車輛、飛機(jī)等，能滿足導(dǎo)航和定位的要求。