第二代串行 RapidIO 和低成本、低功耗的 FPGA

隨著諸如無(wú)線、有線和醫(yī)療/圖像處理應(yīng)用的帶寬需求不斷提高，設(shè)計(jì)師們必須依賴(lài)必要的工具集來(lái)獲得其所需的實(shí)時(shí)信號(hào)處理功能。在無(wú)線領(lǐng)域，例如現(xiàn)有的3G 網(wǎng)絡(luò)覆蓋，如HSPA+和EV-DO（即3G+）以及現(xiàn)在新興的4G部署，主要的關(guān)注焦點(diǎn)在于數(shù)據(jù)吞吐量和回傳的要求。它們要能夠支持迅速增長(zhǎng)的用戶(hù)群，以及使用這些技術(shù)實(shí)現(xiàn)的無(wú)數(shù)視頻和數(shù)據(jù)應(yīng)用。因此就需要高速處理能力，以及同樣重要的高度可靠、高吞吐量和低延遲的接口協(xié)議，來(lái)支持這些應(yīng)用中所必需的各種DSP（DSP farm）、協(xié)同處理和橋接應(yīng)用的需要。并且與大多數(shù)系統(tǒng)相同，成本和功耗也同樣非常重要。DSP和網(wǎng)絡(luò)處理單元（NPU）器件，加上支持第二代串行RapidIO（SRIO）的低成本、低功耗FPGA，可以為滿(mǎn)足這些挑戰(zhàn)提供一個(gè)理想的平臺(tái)。

第二代SRIO
RapidIO規(guī)范是為各種終端定義的一種基于分組的技術(shù)，它最初是用于連接其他終端的數(shù)據(jù)包和交換的處理。如圖1所示，該協(xié)議棧是一個(gè)三層協(xié)議規(guī)范，分為物理層協(xié)議、數(shù)據(jù)包傳輸（路由）層協(xié)議，以及邏輯層中的多種傳輸類(lèi)型。

圖1 RapidIO協(xié)議棧

總體來(lái)看，第二代規(guī)范主要增加了對(duì)5/6Gb/s串行數(shù)據(jù)速率（SERDES）和用于高速串行通道的2x線路配置（與之前v1.3版本規(guī)范中僅支持1x/4x相比）的支持。正如前文所述，重點(diǎn)是在不犧牲設(shè)計(jì)的成本或功耗預(yù)算的情況下，提高性能，因此本文的重點(diǎn)在于介紹第二代規(guī)范的2x功能。這是一個(gè)關(guān)鍵的增強(qiáng)功能，因?yàn)樵谠S多情況下，系統(tǒng)需要比一條3.125Gb/s線路提供更大的吞吐量，但是使用4x 線路配置又顯得多余了。這就是現(xiàn)在2x SERDES 線路配置可以提供的一個(gè)有效解決方案，讓設(shè)計(jì)人員選擇仍然使用一個(gè)低成本、低功耗的FPGA解決方案，例如Lattice ECP3，并且還能支持大多數(shù)的應(yīng)用高達(dá)4x的線路配置，速率高達(dá)3.125Gb/s。

FPGA的可編程性和靈活性在邏輯層發(fā)揮了很大的作用，可以實(shí)現(xiàn)多種通信技術(shù)。如圖1所示，有4種數(shù)據(jù)傳輸協(xié)議。它們是直接I/O訪問(wèn)、消息傳遞、GSM和數(shù)據(jù)流。邏輯層可以進(jìn)行定制，這取決于系統(tǒng)架構(gòu)/要求，以確定SRIO終端如何進(jìn)行數(shù)據(jù)交換。圖1顯示了RapidIO規(guī)范表示的協(xié)議棧。

圖2顯示了如何使用低成本的可編程平臺(tái)來(lái)實(shí)現(xiàn)協(xié)議棧。物理層和傳輸層使用標(biāo)準(zhǔn)的軟IP核實(shí)現(xiàn)，但邏輯層還剩下許多可供用戶(hù)定制的特性，以滿(mǎn)足特定的設(shè)計(jì)要求。

圖2 FPGA實(shí)現(xiàn)示例