第二代串行 RapidIO 和低成本、低功耗的 FPGA

低成本、低功耗擁有SRIO功能的FPGA的作用和優(yōu)勢(shì)
如上所述，許多處理都由于DSP和NPU而失敗，而通常情況下，它們兩者的分工不同。DSP應(yīng)用，盡管也進(jìn)行密集型處理，但往往需要更多的中斷驅(qū)動(dòng)（如門鈴），因?yàn)樗鼈兪窃谔幚黻嚵兄袑?shí)現(xiàn)的，或者要接口到一個(gè)SRIO開關(guān)或終端——可能甚至要提供從SRIO到另一個(gè)基于SERDES的協(xié)議，如GbE或PCIe的橋接機(jī)制。而NPU更多地扮演了一個(gè)警察的角色來進(jìn)行數(shù)據(jù)處理，主要負(fù)責(zé)通信量和隊(duì)列處理。如圖3中的示例所示，說明了低成本、低功耗FPGA可以如何協(xié)助實(shí)現(xiàn)一個(gè)成功且有效的系統(tǒng)解決方案。

圖3 FPGA應(yīng)用示例

FPGA因其固有的靈活性和快速的產(chǎn)品上市時(shí)間的優(yōu)勢(shì)，超越了ASIC而長期受到市場(chǎng)歡迎，但是最近，這些優(yōu)勢(shì)只能通過使用高級(jí)的高端器件才能實(shí)現(xiàn)，這就提高了成本和功耗預(yù)算。之前，低成本、低功耗FPGA僅限于“接口邏輯”和“錯(cuò)誤修正”應(yīng)用。然而，隨著FPGA的價(jià)值定位大大地?cái)U(kuò)展，現(xiàn)在已不再是如此。為了支持處理需求，保持嚴(yán)格的成本和功耗預(yù)算，F(xiàn)PGA的架構(gòu)已經(jīng)經(jīng)歷了發(fā)展變化，顯著地提高了性能、特性和邏輯密度，并且以比傳統(tǒng)FPGA更低的功耗和價(jià)格來實(shí)現(xiàn)。增強(qiáng)的功能，如集成的SERDES、高速嵌入式DSP塊、DDR3存儲(chǔ)器支持和嵌入式存儲(chǔ)器功能，已成為處理設(shè)計(jì)中的關(guān)鍵組成部分。系統(tǒng)工程師和設(shè)計(jì)工程師現(xiàn)在能夠利用這些可編程平臺(tái)實(shí)現(xiàn)復(fù)雜的信號(hào)路徑應(yīng)用，支持RRH和基帶處理功能，以及有線和圖像處理應(yīng)用，并且與傳統(tǒng)、高端的帶有SERDES功能的FPGA產(chǎn)品相比，具有更低的功耗和成本。

小結(jié)
系統(tǒng)設(shè)計(jì)人員將繼續(xù)面臨設(shè)計(jì)更高性能系統(tǒng)并同時(shí)保持較低的系統(tǒng)構(gòu)建和運(yùn)營成本的壓力。而這種壓力還將繼續(xù)延續(xù)下去。

過去，F(xiàn)PGA在系統(tǒng)設(shè)計(jì)中發(fā)揮了重要作用，但現(xiàn)在還需要新的性能，同時(shí)需要降低整個(gè)系統(tǒng)的構(gòu)建和運(yùn)營成本。功能豐富、低成本的FPGA實(shí)現(xiàn)了快速的產(chǎn)品上市時(shí)間與較短的投資回報(bào)周期，并且擁有能夠適應(yīng)不斷發(fā)展的標(biāo)準(zhǔn)的靈活性和性能。系統(tǒng)/設(shè)計(jì)工程師現(xiàn)在還擁有了一個(gè)令人興奮的、改進(jìn)的工具集來解決不斷演進(jìn)的信號(hào)處理市場(chǎng)的挑戰(zhàn)。