ＤＳＰ＋ＦＰＧＡ實時信號處理系統(tǒng)

摘要：簡要敘述了常用的信號處理系統(tǒng)的類型與處理機(jī)結(jié)構(gòu)，介紹了正逐步得到廣泛應(yīng)用的ＤＳＰ＋ＦＰＧＡ處理機(jī)結(jié)構(gòu)，在此基礎(chǔ)上提出了一種實時信號處理的線性流水陣列，并舉例說明了該結(jié)構(gòu)的具體實現(xiàn)，最后分析說明了此結(jié)構(gòu)的優(yōu)越性。 關(guān)鍵詞：實時信號處理 處理機(jī)結(jié)構(gòu) 線性流水陣列 實時信號處理系統(tǒng)要求必須具有處理大數(shù)據(jù)量的能力，以保證系統(tǒng)的實時性；其次對系統(tǒng)的體積、功耗、穩(wěn)定性等也有較嚴(yán)格的要求。實時信號處理算法中經(jīng)常用到對圖象的求和、求差運算，二維梯度運算，圖象分割及區(qū)域特征提取等不同層次、不同種類的處理。其中有的運算本身結(jié)構(gòu)比較簡單，但是數(shù)據(jù)量大，計算速度要求高；有些處理對速度并沒有特殊的要求，但計算方式和控制結(jié)構(gòu)比較復(fù)雜，難以用純硬件實現(xiàn)。因此，實時信號處理系統(tǒng)是對運算速度要求高、運算種類多的綜合性信息處理系統(tǒng)。

１ 信號處理系統(tǒng)的類型與常用處理機(jī)結(jié)構(gòu)

根據(jù)信號處理系統(tǒng)在構(gòu)成、處理能力以及計算問題到硬件結(jié)構(gòu)映射方法的不同，將現(xiàn)代信號處理系統(tǒng)分為三大類：

·指令集結(jié)構(gòu)（ＩＳＡ）系統(tǒng)。在由各種微處理器、ＤＳＰ處理器或?qū)Ｓ弥噶罴幚砥鞯冉M成的信號處理系統(tǒng)中，都需要通過系統(tǒng)中的處理器所提供的指令系統(tǒng)（或微代碼）來描述各種算法，并在指令部件的控制下完成對各種可計算問題的求解。

·硬連線結(jié)構(gòu)系統(tǒng)。主要是指由專用集成電路（ＡＳＩＣ）構(gòu)成的系統(tǒng)，其基本特征是功能固定、通常用于完成特定的算法，這種系統(tǒng)適合于實現(xiàn)功能固定和數(shù)據(jù)結(jié)構(gòu)明確的計算問題。不足之處主要在于：設(shè)計周期長、成本高，且沒有可編程性，可擴(kuò)展性差。

·可重構(gòu)系統(tǒng)。基本特征是系統(tǒng)中有一個或多個可重構(gòu)器件（如ＦＰＧＡ），可重構(gòu)處理器之間或可重構(gòu)處理器與ＩＳＡ結(jié)構(gòu)處理器之間通過互連結(jié)構(gòu)構(gòu)成一個完整的計算系統(tǒng)。

從系統(tǒng)信號處理系統(tǒng)的構(gòu)成方式來看，常用的處理機(jī)結(jié)構(gòu)有下面幾種：單指令流單數(shù)據(jù)流（ＳＩＳＤ）、單指令流多數(shù)據(jù)流（ＳＩＭＤ）、多指令流多數(shù)據(jù)流（ＭＩＭＤ）。

·ＳＩＳＤ結(jié)構(gòu)通常由一個處理器和一個存貯器組成，它通過執(zhí)行單一的指令流對單一的數(shù)據(jù)流進(jìn)行操作，指令按順序讀取，數(shù)據(jù)在每一時刻也只能讀取一個。弱點是單片處理器處理能力有限，同時，這種結(jié)構(gòu)也沒有發(fā)揮數(shù)據(jù)處理中的并行性潛力，所以在實時系統(tǒng)或高速系統(tǒng)中，很少采用ＳＩＳＤ結(jié)構(gòu)。

· ＳＩＭＤ結(jié)構(gòu)系統(tǒng)由一個控制器、多個處理器、多個存貯模塊和一個互連網(wǎng)絡(luò)組成。所有“活動的”處理器在同一時刻執(zhí)行同一條指令，但每個處理器執(zhí)行這條指令時所用的數(shù)據(jù)是從它本身的存儲模塊中讀取的。對操作種類多的算法，當(dāng)要求存取全局?jǐn)?shù)據(jù)或?qū)τ诓煌臄?shù)據(jù)要求做不同的處理時，它是無法獨立勝任的。另外，ＳＩＭＤ 一般都要求有較多的處理單元和極高的Ｉ／Ｏ吞吐率，如果系統(tǒng)中沒有足夠多的適合ＳＩＭＤ 處理的任務(wù)，采用ＳＩＭＤ 是不合算的。

· ＭＩＭＤ結(jié)構(gòu)就是通常所指的多處理機(jī)，典型的ＭＩＭＤ系統(tǒng)由多臺處理機(jī)、多個存儲模塊和一個互連網(wǎng)絡(luò)組成，每臺處理機(jī)執(zhí)行自己的指令，操作數(shù)也是各取各的。ＭＩＭＤ結(jié)構(gòu)中每個處理器都可以單獨編程，因而這種結(jié)構(gòu)的可編程能力是最強(qiáng)的。但由于要用大量的硬件資源解決可編程問題，硬件利用率不高。

２ ＤＳＰ＋ＡＳＩＣ結(jié)構(gòu)

隨著大規(guī)模可編程器件的發(fā)展，采用ＤＳＰ＋ＡＳＩＣ結(jié)構(gòu)的信號處理系統(tǒng)顯示出了其優(yōu)越性，正逐步得到重視。與通用集成電路相比，ＡＳＩＣ芯片具有體積小、重量輕、功耗低、可靠性高等幾個方面的優(yōu)勢，而且在大批量應(yīng)用時，可降低成本。

現(xiàn)場可編程門陣列（ＦＰＧＡ）是在專用ＡＳＩＣ的基礎(chǔ)上發(fā)展出來的，它克服了專用ＡＳＩＣ不夠靈活的缺點。與其他中小規(guī)模集成電路相比，其優(yōu)點主要在于它有很強(qiáng)的靈活性，即其內(nèi)部的具體邏輯功能可以根據(jù)需要配置，對電路的修改和維護(hù)很方便。目前，ＦＰＧＡ的容量已經(jīng)跨過了百萬門級，使得ＦＰＧＡ成為解決系統(tǒng)級設(shè)計的重要選擇方案之一。

ＤＳＰ＋ＦＰＧＡ結(jié)構(gòu)最大的特點是結(jié)構(gòu)靈活，有較強(qiáng)的通用性，適于模塊化設(shè)計，從而能夠提高算法效率；同時其開發(fā)周期較短，系統(tǒng)易于維護(hù)和擴(kuò)展，適合于實時信號處理。

實時信號處理系統(tǒng)中，低層的信號預(yù)處理算法處理的數(shù)據(jù)量大，對處理速度的要求高，但運算結(jié)構(gòu)相對比較簡單，適于用ＦＰＧＡ進(jìn)行硬件實現(xiàn)，這樣能同時兼顧速度及靈活性。高層處理算法的特點是所處理的數(shù)據(jù)量較低層算法少，但算法的控制結(jié)構(gòu)復(fù)雜，適于用運算速度高、尋址方式靈活、通信機(jī)制強(qiáng)大的ＤＳＰ芯片來實現(xiàn)。