基于CPCI總線的通用FPGA信號處理板的設計

隨著雷達信號處理技術(shù)的不斷發(fā)展以及現(xiàn)代國防對雷達技術(shù)的需求，系統(tǒng)對雷達信號處理的要求也越來越高，需要實時處理更加龐大的數(shù)據(jù)。先進的雷達信號處理設備不僅要求性能高、功能多樣化，而且要求信號處理設備的研制、裝備周期短，能保持與國際先進水平同步發(fā)展。因此有必要發(fā)展一種可重構(gòu)、可擴展的通用信號處理系統(tǒng)，能將雷達信號處理模塊化、標準化、通用化。這樣，一方面可以通過硬件擴展來適應信號處理規(guī)模的變化，另一方面可以通過靈活的軟件編程來實現(xiàn)各種信號方式和各種復雜算法。FPGA在雷達信號處理中比DSP更具有優(yōu)勢，主要體現(xiàn)在以下幾點：(1)專用設計的硬件電路實現(xiàn)數(shù)字信號處理算法可以最大限度地利用其并行性，可以達到比采用DSP處理器串行運算高得多的運算性能，實時性更強；(2)一些新型的FPGA可以實現(xiàn)大量的片內(nèi)RAM，可以在傳統(tǒng)的DSP系統(tǒng)不能達到的高數(shù)據(jù)率下實現(xiàn)數(shù)據(jù)的傳輸和存儲等操作；(3)功耗更低。文中采用Ahera公司最新、具有最佳性能、最大密度和最低功耗的高端FPGA StratixⅢ設計了基于CPCI總線的通用FPGA信號處理板，并在某雷達系統(tǒng)中進行了實際應用。

1 系統(tǒng)實現(xiàn)
系統(tǒng)可以同時對8路模擬信號進行處理，也可以同時對8路數(shù)字信號進行處理，兩種工作模式通過外部控制信號來進行自適應選擇，系統(tǒng)框圖，如圖1所示。

選用Altera公司65 nm工藝的高端FGPA產(chǎn)品StratixⅢ系列的EP3SE1 10F1 152C4，StratixⅢ在功耗、性能、易用性和成本等4大方面均有改善，其中可編程功耗技術(shù)能夠在大幅降低功耗的同時達到高性能要求。與前一代90 nm工藝的Stratix II器件相比，硬件體系結(jié)構(gòu)提升和Quartus II軟件改進使StratixⅢ功耗降低了50％，同時性能提高25％，密度則是前者的兩倍。每一片EP3SE110F1 152C4同時對兩路信號進行實時處理，它內(nèi)含448個18×18的定點硬件乘法器，85 200個自適應邏輯單元，以及8 MB的內(nèi)嵌RAM，如此豐富的硬件資源使得利用FPGA來實現(xiàn)雷達信號處理成為了可能，系統(tǒng)硬件總體結(jié)構(gòu)，如圖2所示。

8路模擬信號通過8路A／D送到FPGA，8路數(shù)字信號通過CPCI接口送到FPGA進行信號處理，控制信號通過CPCI接口送到FPGA。信號處理的結(jié)果通過PCI9054送到CPCI接口，直接在計算機上對數(shù)據(jù)進行分析和處理，通過CPCI接口把數(shù)據(jù)送到后端進行信號處理，同時通過兩路D／A觀察和分析。