PCB上FPGA的同步開關噪聲分析

如今CMOS技術讓一塊FPGA器件可以擁有多個I/O接口。同時，近幾年，低功耗已開始成為高速I/O接口的主流概念。降低功耗最有效的途徑就是降低電壓，而電壓降低就會導致I/O接口所允許的噪聲余量變小。因此，對FPGA用戶而言，量化芯片、封裝和PCB環(huán)境下的系統(tǒng)級同步開關噪聲(SSN)就顯得十分必要。

本文對SSN進行了系統(tǒng)性介紹，著重介紹由FPGA輸出緩沖導致的SSN。這種噪聲一般被稱作同步開關輸出噪聲(SSO)，與輸入緩沖導致的SSN不同。本文介紹了系統(tǒng)級SSO的成因，并提出了一種分層的系統(tǒng)級SSO建模方法。同時，本文還講解了如何將SSO模型與頻域和時域測量相關聯(lián)，并給出了幾種減小SSO的PCB設計方法。

系統(tǒng)級SSO的形成機制

帶FPGA的PCB是一個復雜的系統(tǒng)，可將其分為包含有源電路的晶片部分、帶有嵌入式無源器件的支撐走線的封裝部分，和為FPGA與外部提供連接的電路板部分。在此類系統(tǒng)中，要想弄清芯片內(nèi)部的噪聲特性很困難。因此，對與FPGA相連的PCB走線近端和遠端的SSO進行量化就顯得很有價值。造成SSO的主要有兩大因素：電源分配網(wǎng)(PDN)的阻抗和開關I/O之間的互感耦合。

從系統(tǒng)的角度來說，PDN中包含晶片級、封裝級和板卡級的組件，這些組件共同為CMOS電路供電。當一定數(shù)量的CMOS輸出驅(qū)動電路同時打開時，就會有很大電流瞬間涌入PDN的感性電路元件中，從而產(chǎn)生一個delta-I壓降。互連結構產(chǎn)生寄生電感，例如球柵陣列封裝上的電源焊球和PCB中的電源過孔。這種快速變化的電流還會在電源/接地平面對之間激勵起放射狀的電磁波，電磁波從PCB的平面邊緣反射回來，在電源/接地平面之間產(chǎn)生諧振，從而導致電壓波動。
造成SSO的另一個重要原因是互感耦合，尤其是在芯片封裝/PCB邊沿周圍產(chǎn)生的互感耦合。芯片BGA封裝上的焊球與PCB上的過孔都屬于緊耦合的多導線結構。每個I/O焊球及其相應的PCB過孔與離它最近的接地焊球和接地過孔構成一個閉合環(huán)路。當多個I/O口的狀態(tài)同時發(fā)生變化時，會有瞬態(tài)I/O電流流過這些信號環(huán)路。這種瞬態(tài)I/O電流又會產(chǎn)生時變的磁場，從而侵入鄰近的信號環(huán)路造成感應電壓噪聲。

一個優(yōu)秀的SSO模型應能體現(xiàn)SSO的基本形成機制。圖1給出的就是一個用于預測PCB中SSO的分層模型。在晶片一級，我們需要的是能在有限復雜度下提供電源線和信號線上精確電流分布的輸出緩沖模型。在封裝一級，為簡單起見，可利用建模工具分別得到PDN模型和信號耦合模型，但應謹慎考慮PDN和信號耦合模型之間的相互影響。這兩個模型起著橋梁的作用，連接了芯片封裝上凸點端的輸出緩沖模型和焊球端的PCB級模型。PCB的PDN模型通常包含電源/接地平面和其上的大容量/去耦電容，而PCB的信號耦合模型中則包含一個緊耦合的過孔陣列和不同信號層上的松耦合信號走線。這兩個PCB級模型的交互效應出現(xiàn)在PCB過孔陣列中，感性串擾正是從這里將噪聲帶入PDN模型，delta-I噪聲反過來會降低I/O信號質(zhì)量。這種分層建模方法合理地保持了仿真精度，同時也提高了此類復雜系統(tǒng)的計算效率。

圖1：帶FPGA的PCB的SSO模型示意圖。

通過PCB設計減小SSO

下面針對裝有FPGA的印制電路板，介紹兩種基于SSO產(chǎn)生機制來減小SSO的基本設計方法。

1. 減小感性耦合的設計方法