PCB上FPGA的同步開關(guān)噪聲分析

仿真結(jié)果顯示，芯片封裝/PCB接口上的感性耦合是導(dǎo)致SSO波形中高頻尖峰的元兇。一個大小為t×d的信號環(huán)路由一個信號過孔和距其最近的接地過孔組成，這個環(huán)路的大小就標志了感性耦合的強弱，如圖2所示。I/O干擾環(huán)路的面積越大，產(chǎn)生的磁場就越容易侵入鄰近的被干擾環(huán)路。被干擾I/O信號環(huán)路的面積越大，也就更容易受其它I/O環(huán)路干擾。因此，要降低串擾和參數(shù)t，設(shè)計中就應(yīng)注意采用較薄的PCB，而且PCB上的關(guān)鍵I/O應(yīng)從較淺的信號層引出。同時，設(shè)計師還可通過縮短I/O過孔與接地過孔之間的距離來減小串擾。在圖中所示的設(shè)計中，設(shè)計師專門將一對I/O焊盤連到了地平面和VCCIO平面，以減小干擾管腳和被干擾管腳相應(yīng)的信號環(huán)路面積。

圖2：信號環(huán)路的示意圖。

為評估本方法的有效性，我們對FPGA I/O Bank1 和Bank2進行了兩次測量，如圖3所示。這兩個Bank中的所有I/O口都配置為電流強度12mA的LVTTL 2.5-V接口，并通過50Ω帶狀線與10pF的電容端接。

圖3：I/O Bank 1和I/O Bank 2的管腳映射圖。

在Bank1中，管腳AF30是被干擾管腳。在FPGA設(shè)計中，將W24、W29、AC25、AC32、AE31和AH31這6個管腳通過編程設(shè)置為邏輯“0”，它們通過過孔連接到PCB的接地平面。U28、AA24、AA26、AE28和AE30這5個管腳則通過編程設(shè)置為邏輯“1”，并連接到PCB的VCCIO平面。其它68個I/O口以10MHz頻率同時發(fā)生狀態(tài)變換，因而是產(chǎn)生干擾的管腳。為了進行比較，Bank2中沒有將W24、W29、AC25、AC32、AE31、AH31、U28、AA24、AA26、AE28和AE30這些 I/O通過編程設(shè)置為接地腳或VCCIO腳，只是將其空置，其它68個I/O仍然同時開關(guān)，如圖3所示。

實驗測試顯示Bank1中AF30上的地彈(ground bounce)已比Bank 2中的G30降低了17%，電壓下陷(power sag)也減小了13%。仿真結(jié)果也驗證了這一改善。由于可編程接地管腳的出現(xiàn)縮短了干擾環(huán)路和被干擾環(huán)路的距離d，因此SSO的減小是預(yù)料中的，如圖2所示。然而，由于芯片封裝中的信號環(huán)路面積無法減小，所以改善程度也有限。
2. 通過合理設(shè)計減小PDN阻抗

PCB上接口處VCCIO和接地管腳之間的阻抗對于一塊FPGA芯片的PDN性能評估是最重要的一個標準。通過采用有效的去耦策略并使用較薄的電源/接地平面對可以減小這一輸入阻抗。但最有效的方法還是縮短將VCCIO焊球連接至VCCIO平面的電源過孔的長度。而且，縮短電源過孔也會減小其與鄰近接地過孔構(gòu)成的環(huán)路，從而使這一環(huán)路較不易受干擾I/O環(huán)路狀態(tài)變化的影響。因此，設(shè)計時應(yīng)將VCCIO平面安排在離PCB頂層更近的位置。

本文小結(jié)

本文對裝有FPGA的PCB上的同步開關(guān)噪聲仿真進行了全面分析。分析結(jié)果表明，封裝和PCB接口上的串擾與封裝和PCB上的PDN阻抗分布是SSO的兩個重要成因。

相關(guān)模型可用于幫助PCB設(shè)計師減小SSO，實現(xiàn)更優(yōu)秀的PCB設(shè)計。文中還介紹了幾種降低SSO的方法。其中，合理分配信號層并充分利用可編程的接地/電源管腳可幫助減小PCB級的感性串擾，將VCCIO安排在PCB疊層中較淺的位置也可降低PDN阻抗。