用 FPGA 產(chǎn)生高斯白噪聲序列的一種快速方法

如果直接應(yīng)用上述映射關(guān)系進(jìn)行均勻分布向高斯分布的轉(zhuǎn)換，則需開辟 (218-1) 個(gè)物理空間來建立查找表，這幾乎不可能實(shí)現(xiàn)。但由圖 2 可見，其關(guān)系曲線在很大區(qū)間上表現(xiàn)出線性關(guān)系，所以，可以以斜率不同的直線段分段逼近關(guān)系曲線。在一定精度要求下，該方法簡(jiǎn)單易行，占用硬件資源少，適合在 FPGA 中實(shí)現(xiàn)，從而實(shí)現(xiàn)由服從均勻分布向服從高斯分布的快速轉(zhuǎn)換。圖 3 是關(guān)系曲線 ( 實(shí)線 ) 和 15 段折線逼近法 ( 虛線 ) 的擬合圖，由圖可見，其實(shí)線和虛線擬合得很好，從而證明了折線逼近法能較好的反映映射關(guān)系。

利用 m 序列的周期特性可降低高斯白噪聲任意兩個(gè)不同時(shí)刻的采樣信號(hào)的相關(guān)性。在線性反饋移位寄存器中每隔 r 個(gè)同步時(shí)鐘 ( 其中 r=2i ， i 為整數(shù) ) 輸出一個(gè)狀態(tài)值作為均勻分布的隨機(jī)數(shù)輸入可實(shí)現(xiàn)均勻分布向高斯分布的轉(zhuǎn)化。為了選擇合適的 r 值，圖 4 分別給出了 r 為 0 、 2 、 8 時(shí)所生成的 10000 點(diǎn)高斯序列的功率譜。由圖 4 可見， r=8 時(shí)的功率譜基本水平，即系統(tǒng)產(chǎn)生的高斯白噪聲任意兩個(gè)不同時(shí)刻的采樣信號(hào)可看成統(tǒng)計(jì)獨(dú)立的，這與理論上對(duì)高斯白噪聲的定義相一致。同時(shí)也證明了降低相關(guān)性模塊是可行和有效的。

3 硬件實(shí)現(xiàn)

在 ISE8.1i 開發(fā)環(huán)境中使用 VHDL 語言可實(shí)現(xiàn)上述高斯白噪聲發(fā)生器的功能。本設(shè)計(jì)選用 Xil-inx 的 xc3s1200e-4fg320 作為目標(biāo)器件。其硬件實(shí)現(xiàn)框圖如圖 5 所示。

產(chǎn)生高斯白噪聲先后通過兩個(gè)模塊來實(shí)現(xiàn)。一是均勻隨機(jī)數(shù)發(fā)生模塊；二是均勻分布向高斯分布轉(zhuǎn)化模塊。其中均勻隨機(jī)數(shù)發(fā)生模塊包括 m 序列發(fā)生器和非相關(guān)化處理 ( 降低相關(guān)性操作 ) ；均勻分布向高斯分布轉(zhuǎn)化模塊包括比較選擇器、相應(yīng)的延時(shí)操作以及算術(shù)計(jì)算模塊。

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