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基于FPGA的通用位同步器設(shè)計方案(一)

作者：時間：2013-11-05 來源：網(wǎng)絡(luò)

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　　從圖4可以看到，該結(jié)構(gòu)由1個移位器、5個觸發(fā)器、 8個相加器、2個乘法器組成，比直接型FIR節(jié)省10個乘法器、4個相加器的資源。其中，除以2的運算采用數(shù)據(jù)移位實現(xiàn)，避免使用除法器。輸入的8位數(shù)據(jù) x，計算后得到10位的內(nèi)插值y 輸出。由于內(nèi)部所有寄存器經(jīng)計算后，均采用最小位數(shù)，有效地減少了Logic Elements資源的占用。

　　 Farrow結(jié)構(gòu)實現(xiàn)圖

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