高速串行數(shù)據(jù)接收器IC的可測(cè)性設(shè)計(jì)

集成電路芯片的測(cè)試已經(jīng)成為現(xiàn)代集成電路設(shè)計(jì)的關(guān)鍵，本方案針對(duì)高速串行數(shù)據(jù)接收器專用集成電路的測(cè)試難點(diǎn)，提出了可行的測(cè)試電路，通過添加測(cè)試引腳、設(shè)計(jì)專用測(cè)試模式以及采用內(nèi)建自測(cè)試等方法有效的解決了該芯片電路的功能測(cè)試和電氣性能測(cè)試。

隨著現(xiàn)代通信技術(shù)的發(fā)展，serdes，即serializer（串行器）/deserializer（解串器），已成為高速接口的主流技術(shù)。serdes是一種時(shí)分多路復(fù)用（tdm）的點(diǎn)對(duì)點(diǎn)通信技術(shù)，在發(fā)送端多路低速并行數(shù)據(jù)被轉(zhuǎn)換成高速串行信號(hào)，經(jīng)過媒體光纖、同軸電纜的傳輸，最后在接收端高速串行數(shù)據(jù)被恢復(fù)轉(zhuǎn)換成低速并行數(shù)據(jù)，serdes有增強(qiáng)系統(tǒng)抗噪聲和抗干擾能力，并能克服時(shí)鐘偏移影響等優(yōu)點(diǎn)。

serdes系統(tǒng)由發(fā)送和接收組成：發(fā)送通道電路主要由編碼電路、時(shí)鐘產(chǎn)生電路、并串轉(zhuǎn)換和串行發(fā)送器組成；接收通道電路主要由接收器、時(shí)鐘恢復(fù)、串并轉(zhuǎn)換和解碼電路組成。

高速serdes發(fā)送器和接收器實(shí)現(xiàn)芯片集成，如何在高數(shù)據(jù)速率下（大于200mbit/s）測(cè)試集成芯片就成為難題。在高速串行數(shù)據(jù)接收器設(shè)計(jì)時(shí)充分考慮芯片的可測(cè)性就成為必不可少的一項(xiàng)工作。本文提出了該芯片的分層次測(cè)試方案并設(shè)計(jì)出具體的測(cè)試電路。

高速串行數(shù)據(jù)接收器的設(shè)計(jì)

400mbit/s高速串行數(shù)據(jù)接收器芯片如圖2所示，芯片接收由光纖、同軸電纜傳輸來的高速lvds數(shù)據(jù)，恢復(fù)串行數(shù)據(jù)，轉(zhuǎn)換為并行數(shù)據(jù)后8b/10b解碼輸出并行數(shù)據(jù)。

芯片內(nèi)嵌基于鎖相環(huán)的時(shí)鐘數(shù)據(jù)恢復(fù)電路，以refclk參考跟蹤輸入數(shù)據(jù)的相位，對(duì)輸入串行數(shù)據(jù)實(shí)現(xiàn)最佳采樣；移位寄存器完成對(duì)串行數(shù)據(jù)串并轉(zhuǎn)換；成幀電路搜尋同步字符確定串行數(shù)據(jù)的字節(jié)邊界。當(dāng)輸入引腳mode為低時(shí)，8b/10b解碼電路工作，輸出解碼并行數(shù)據(jù)；而當(dāng)mode為高時(shí)，芯片解碼電路不工作，為數(shù)據(jù)直通模式，直接輸出恢復(fù)的并行數(shù)據(jù)。在輸出數(shù)據(jù)穩(wěn)定有效時(shí)，芯片數(shù)據(jù)有效指示信號(hào)rdy為低，而在接收數(shù)據(jù)違反8b/10b編碼規(guī)則或芯片頻率失鎖時(shí)，芯片輸出違規(guī)標(biāo)志信號(hào)rvs。

芯片的測(cè)試難點(diǎn)

高速串行數(shù)據(jù)接收芯片為數(shù)?；旌霞呻娐?，測(cè)試有以下難點(diǎn)：

（1）由于芯片測(cè)試設(shè)備的限制，400mbit/s的高速串行測(cè)試序列生成困難；

（2）芯片支持多種通信協(xié)議標(biāo)準(zhǔn)，測(cè)試良好的覆蓋率需要大量的測(cè)試矢量，需要在測(cè)試的質(zhì)量和測(cè)試的經(jīng)濟(jì)性上進(jìn)行折中；

（3）片內(nèi)集成高速鎖相環(huán)pll電路、數(shù)據(jù)恢復(fù)電路的測(cè)試；

（4）新品在高速串行數(shù)據(jù)傳輸系統(tǒng)工作性能的測(cè)試。

芯片的測(cè)試解決方案

芯片為數(shù)?；旌霞呻娐?，測(cè)試應(yīng)主要對(duì)模擬電路作測(cè)試，即對(duì)時(shí)鐘數(shù)據(jù)恢復(fù)電路的測(cè)試。當(dāng)前對(duì)數(shù)模混合集成電路的測(cè)試方法主要有：通過添加測(cè)試pad、管腳來實(shí)現(xiàn)芯片模擬電路的可測(cè)性；使用模擬電路測(cè)試總線（ieee std 1149.4）技術(shù)在模擬和數(shù)字電路之間提供訪問技術(shù)；數(shù)字邏輯電路的內(nèi)建自測(cè)試（bist）技術(shù)對(duì)芯片的功能作總體測(cè)試驗(yàn)證。

綜合考慮芯片的功能和現(xiàn)有的測(cè)試方法以及測(cè)試設(shè)備，設(shè)計(jì)之初將測(cè)試分為以下幾個(gè)層次進(jìn)行：

（1）芯片電路的難點(diǎn)cdr（時(shí)鐘數(shù)據(jù)恢復(fù)）電路的芯片級(jí)測(cè)試：關(guān)鍵節(jié)點(diǎn)由頂層鋁引出測(cè)試（probe pad，通過探針測(cè)試芯片cdr電路（含pll電路）的性能。

（2）制造測(cè)試模式：通過改變芯片的vco、差分?jǐn)?shù)據(jù)輸入電路的拓?fù)浣Y(jié)構(gòu)實(shí)現(xiàn)芯片低速率工作，而輸入測(cè)試矢量序列測(cè)試芯片。

（3）芯片serdes傳輸系統(tǒng)bist測(cè)試:通過配套的serdes發(fā)送器進(jìn)行bist測(cè)試或由專用序列發(fā)生器產(chǎn)生芯片的bist測(cè)試序列進(jìn)行芯片在傳輸系統(tǒng)的工作性能測(cè)試。

測(cè)試具體電路設(shè)計(jì)

芯片內(nèi)的cdr電路測(cè)試

芯片內(nèi)的cdr電路（見圖3）是同步恢復(fù)串行數(shù)據(jù)關(guān)鍵電路，且內(nèi)嵌高速pll電路，在版圖設(shè)計(jì)中采用頂層鋁引出cdr電路的關(guān)鍵節(jié)點(diǎn)作測(cè)試probe pad，在測(cè)試臺(tái)上通過探針引出的probe pad來進(jìn)行測(cè)試。添加三鋁pad（圖3中芯片版圖左側(cè)的引出pad）來觀測(cè)cdr電路，引出電路的觀測(cè)信號(hào)有：頻率監(jiān)測(cè)的輸出、延時(shí)數(shù)據(jù)、鑒頻器輸出、鑒相器輸出、低通電路輸出即壓控電壓、vco輸出即高速時(shí)鐘、延時(shí)數(shù)據(jù)、采樣輸出。在芯片上電并對(duì)芯片實(shí)施激勵(lì)后，觀測(cè)pad就能測(cè)試芯片的pll頻率跟隨特性及時(shí)鐘數(shù)據(jù)恢復(fù)電路的性能。

芯片的制造測(cè)試

芯片的制造測(cè)試原理為：切換vco環(huán)路及其他電路結(jié)構(gòu)實(shí)現(xiàn)由外部輸入芯片的工作時(shí)鐘，則低速輸入測(cè)試矢量序列對(duì)芯片作時(shí)序和電氣性能的測(cè)試。

設(shè)計(jì)復(fù)用mode引腳實(shí)現(xiàn)測(cè)試模式的使能（見圖4）。mode可以接高電平、低電平或懸空。mode控制芯片解碼或直通模式工作，芯片正常工作時(shí)必須接高電平或者低電平，在制造測(cè)試時(shí)懸空mode引腳，由內(nèi)部分壓電阻得到vcc/2，經(jīng)過比較器（vref_h大于vcc/2小于邏輯高電平，而vrff_l小于vcc/2大于邏輯低電平）和異或門使得test_en為高而使能芯片進(jìn)入制造測(cè)試模式。

在制造測(cè)試模式下串行差分?jǐn)?shù)據(jù)輸入電路由差分?jǐn)?shù)據(jù)輸入變?yōu)閮蓚€(gè)單端輸入（見圖4），測(cè)試使能信號(hào)切換芯片內(nèi)部數(shù)據(jù)為test_data的單端變化作為測(cè)試數(shù)據(jù)輸入，而test_clk信號(hào)單端變換后輸入vco電路作為測(cè)試時(shí)鐘信號(hào)。

電路的vco輸出芯片工作時(shí)鐘，由vco的環(huán)形電路結(jié)構(gòu)（見圖5），切換電路實(shí)現(xiàn)在制造測(cè)試模式下從引腳輸入低速的測(cè)試時(shí)鐘作為芯片的工作時(shí)鐘（低頻時(shí)鐘忽略vco延時(shí)）。

芯片在制造測(cè)試模式的測(cè)試步驟為：

（1）使能芯片測(cè)試模式工作后輸入低頻測(cè)試時(shí)鐘建立芯片正常時(shí)序狀態(tài)；

（2）使能芯片成幀控制功能；

（3）連續(xù)輸入同步字符，觀測(cè)rdy信號(hào)測(cè)試芯片成幀功能；

（4）成幀后，輸入符合通信協(xié)議的測(cè)試序列測(cè)試芯片時(shí)序功能及外部電特性。

在制造測(cè)試模式下芯片輸出管腳切換引出芯片的關(guān)鍵信號(hào)，依據(jù)芯片設(shè)計(jì)支持的通信協(xié)議生成測(cè)試矢量配合測(cè)試儀對(duì)芯片的8b/10b解碼電路、移位寄存器、成幀電路、數(shù)據(jù)有效指示電路及芯片的電氣性能進(jìn)行全面測(cè)試。

內(nèi)建自測(cè)試（bist）

在serdes系統(tǒng)中由發(fā)送端發(fā)送偽隨機(jī)序列，由接收器的bist序列同步信號(hào)檢測(cè)控制，同步產(chǎn)生和發(fā)送端相同的本地檢測(cè)偽隨機(jī)序列實(shí)現(xiàn)數(shù)據(jù)傳輸系統(tǒng)的功能測(cè)試。這種測(cè)試驗(yàn)證串行傳輸系統(tǒng)的基本功能的實(shí)現(xiàn)，而且檢測(cè)本地偽隨機(jī)序列和接收序列相校驗(yàn)的錯(cuò)誤信號(hào)來測(cè)試傳輸系統(tǒng)的誤碼率。

設(shè)計(jì)的bist電路與serdes發(fā)送器配合使用，實(shí)現(xiàn)偽隨機(jī)序列的譯碼、接收偽隨機(jī)序列、序列同步檢測(cè)、序列校驗(yàn)、檢驗(yàn)錯(cuò)誤指示和bist同步錯(cuò)誤自退出等功能，芯片設(shè)計(jì)bist電路工作原理為：當(dāng)芯片進(jìn)入bist模式后，序列同步檢測(cè)電路立即將芯片的偽隨機(jī)序列發(fā)生器清零以等待輸入的偽隨機(jī)序列的同步信號(hào)；當(dāng)檢測(cè)到接收偽隨機(jī)序列的同步位時(shí)啟動(dòng)本地偽隨機(jī)序列發(fā)生器實(shí)現(xiàn)測(cè)試序列和校驗(yàn)序列的同步；九位數(shù)據(jù)比較器將接收到的偽隨機(jī)序列和本地校驗(yàn)序列逐個(gè)驗(yàn)證，在數(shù)據(jù)校驗(yàn)錯(cuò)誤時(shí)芯片rvs管腳輸出指示錯(cuò)誤指示信號(hào)。芯片的rdy引腳在每個(gè)測(cè)試序列的周期末尾為高，標(biāo)志芯片進(jìn)行的bist測(cè)試周期。

為防止傳輸系統(tǒng)中的干擾使bist接收的偽隨機(jī)序列的同步位數(shù)據(jù)錯(cuò)誤影響，電路設(shè)計(jì)了在序列同步后如果出現(xiàn)32個(gè)連續(xù)數(shù)據(jù)校驗(yàn)都出錯(cuò)，則認(rèn)為接收序列的同步位檢測(cè)錯(cuò)誤，電路自動(dòng)退出校驗(yàn)過程而返回bist起始狀態(tài)重新序列同步檢測(cè)。但bist測(cè)試出現(xiàn)連續(xù)幾個(gè)測(cè)試周期都不穩(wěn)定工作就應(yīng)檢測(cè)傳輸通道或者測(cè)試偽隨機(jī)序列的發(fā)送正常工作與否。

bist模式下芯片屏蔽mode而強(qiáng)制8b/10b解碼電路工作進(jìn)行全面的測(cè)試。芯片偽隨機(jī)序列發(fā)生器是特征多項(xiàng)式為1＋x4×x9的lfsr（線性移位寄存器），其產(chǎn)生周期為511的9位偽隨機(jī)序列，為配合8b/10b編碼規(guī)則以及有效的測(cè)試，根據(jù)8b/10b規(guī)則由序列第九位將序列分為256個(gè)數(shù)據(jù)和255個(gè)特殊字，由譯碼電路將255個(gè)特殊字變?yōu)?b/10b編碼支持的16個(gè)特殊字符。

本測(cè)試方法及其測(cè)試電路在高速串行數(shù)據(jù)接收器集成電路中解決了高速速率測(cè)試的困難，通過改變芯片的vco和輸入電路的結(jié)構(gòu)實(shí)現(xiàn)低速率測(cè)試矢量芯片測(cè)試，對(duì)芯片的cdr電路采用頂層鋁測(cè)試pad引出觀測(cè)，還設(shè)計(jì)bist電路對(duì)芯片作系統(tǒng)校驗(yàn)測(cè)試，測(cè)試電路的設(shè)計(jì)充分考慮了芯片的功能特點(diǎn)和測(cè)定的可行性。