模數(shù)轉(zhuǎn)換器時鐘優(yōu)化:測試工程觀點

圖4. SNR是模擬輸入頻率、時鐘抖動和量化噪聲的函數(shù)

前面的示例中，模擬輸入信號頻率接近35 MHz時，具有350 fs抖動的時鐘不會影響14 bit ADC的SNR。但是在考慮量化噪聲、輸入信號頻率和輸入幅度的影響后，10 MHz的信號頻率就應(yīng)被注意。同樣地，抖動為100 fs的時鐘會在低于100 MHz的頻率下引起SNR的下降。

串?dāng)_引起的抖動可以出現(xiàn)在任意兩條相鄰的走線上。如果一條走線承載信號，而附近的平行走線承載變化的電流，則信號走線中會感生電壓。如果該信號是時鐘信號，則時鐘邊沿發(fā)生點的時刻將發(fā)生變化。

EMI輻射引發(fā)敏感信號走線上的抖動。EMI由開關(guān)電源、高壓輸電線、RF信號和其他類似的源產(chǎn)生。與串?dāng)_類似，EMI通過電磁耦合調(diào)整了信號或時鐘的時序。

圖5說明了電磁干擾對SNR的影響。藍(lán)色曲線表示AD9446基線SNR vs. 頻率的關(guān)系，其中AD9446使用外部時鐘和線性電源。時鐘未以任何方式連接到評估板。紅色曲線給出了將相同的時鐘電路固定或焊接到評估板后出現(xiàn)的性能下降，其中時鐘電路由開關(guān)電源供電。綠色曲線給出了，如果對電源噪聲進(jìn)行濾波，則可以顯著改善轉(zhuǎn)換器的性能。

圖5. 轉(zhuǎn)換器性能 vs. 振蕩器電源配置和頻率

由開關(guān)電流或者不適當(dāng)?shù)慕拥匾鸬牡貜椧部赡軒矶秳?。?dāng)許多門電路同時切換時，開關(guān)電流會變大。這可能在電源平面和地平面上產(chǎn)生電流尖峰，使時鐘電路的閾值電壓或模擬輸入信號的電平移位。例如：
考慮PCB走線和接收門電路的輸入端，門電路輸出會具有10 pF的負(fù)載。當(dāng)門電路切換時，10 mA的動態(tài)電流流入或流出每個輸出端。[10 mA得自10 pF×1 V/ns，即CMOS門電路的典型擺率（I=CdV/dt）。] 因此，如果12個門電路同時切換，則動態(tài)電流可能累積達(dá)到120 mA。這將需要電源引腳提供很大的電流尖峰，而其中一個引腳是接地的。由引線電阻引起的瞬時壓降（跳動）將影響所有以該引線作為參考地的電路。

為了減少這些源引起的抖動，應(yīng)使用良好的布線和適當(dāng)?shù)碾娐凡季?。重要的一點是將模擬電路和數(shù)字電路限制在其各自的區(qū)域中。為確保良好的隔離，每個電路層都應(yīng)遵循該原則。理解回流如何相對于源來流動以及如何避免模擬和數(shù)字電路之間的越界或交叉是十分重要的?？偠灾?，必須使敏感的模擬輸入和時鐘走線遠(yuǎn)離其他電路和走線，以免受到這些電路和走線的影響。

改善抖動意味著改善擺率
前面已討論了抖動的基礎(chǔ)知識及其可能帶來的影響，現(xiàn)在的問題是：如何改進(jìn)系統(tǒng)時鐘或時鐘電路以減少抖動？

回顧之前的討論，當(dāng)抖動出現(xiàn)在轉(zhuǎn)換過程或者時鐘的閾值周期中時，抖動或噪聲僅能破壞ADC的時序，如圖6中所示。通過增加擺率使該邊沿（并且因此使閾值周期）更快，將會使閾值周期中可能出現(xiàn)噪聲的時間量變小，并使引入系統(tǒng)中的rms（均方根）抖動量變小。

圖6. 差分時鐘的閾值/轉(zhuǎn)換區(qū)域的放大示圖

應(yīng)當(dāng)注意，擺率的增加不會影響原始信號質(zhì)量，僅會影響通過閾值區(qū)域的轉(zhuǎn)換時間。為了證實這一點，參考圖2b。應(yīng)當(dāng)注意，信號擺動越快，在轉(zhuǎn)換區(qū)域中花費的時間就越少。圖7說明了抖動和擺率之間成反比。與前面的示例結(jié)合考慮，對于12 bit ADC，輸入信號為70 MHz時抖動最少為100 fs rms，對應(yīng)擺率為1V/ns。

圖7. RMS抖動 vs. 擺率

因此，使抖動最小意味著提高時鐘邊沿的擺率。一種實現(xiàn)方法是改進(jìn)時鐘源。圖8在模擬輸入頻率范圍上比較了用作ADI最高性能ADC（16 bit 80 MSPS AD9446）時鐘源的多個不同的商用振蕩器。

圖8. 振蕩器的選擇影響AD9446-80的性能

典型地，通用高性能時鐘振蕩器用于評估Analog Devices ADC實現(xiàn)的基線性能（藍(lán)色線）。并非所有該高速轉(zhuǎn)換器的用戶均能夠承受高性能溫控低抖動振蕩器所需的成本和空間，但是有些低成本振蕩器即使在較高的模擬輸入頻率下也能夠獲得可接受的性能。圖8示出了一些成本可接受的器件的性能。