模數轉換器時鐘優(yōu)化:測試工程觀點
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為了實現轉換器的最佳性能，應當理解整個時鐘系統。對于具有非常高分辨率有抖動限制的ADC或者“完美的”N bit ADC而言，圖3以及式1和2是分析其時鐘要求時非常有用的工具。如果模擬輸入頻率比圖3中的交點高，則必須考慮使用具有更少抖動的時鐘源和相關電路。
可以通過許多方式降低系統時鐘電路的抖動，包括改進時鐘源、濾波和/或分頻，以及適當地選擇時鐘電路硬件。應當注意時鐘的擺率。這將確定在轉換過程中可能惡化轉換器性能的噪聲量。使該轉換時間最小可以改善轉換器的性能。
由于信號鏈路中的每個元件將增加總體抖動，因此應僅使用必要的電路驅動和時鐘分配。最后，不要使用“廉價的”門，它們的性能可能是令人失望的。就象不可能指望價值$70000的汽車在使用$20的輪胎時獲得出眾的性能一樣。
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