Altera攜手EDA伙伴實(shí)現(xiàn)高級(jí)信號(hào)完整性技術(shù)

　　Altera宣布通過(guò)其EDA合作伙伴實(shí)現(xiàn)了預(yù)加重和均衡鏈路估算(PELE)技術(shù)，幫助設(shè)計(jì)人員在Altera Stratix® II GX FPGA中估算信號(hào)完整性設(shè)置。Mentor Graphics公司是首家在工具流中集成了PELE的EDA合作伙伴。PELE最初只適用于Altera的內(nèi)部信號(hào)完整性專家系統(tǒng)，與Mentor Graphics® HyperLynx工具結(jié)合后，高速設(shè)計(jì)人員采用該技術(shù)在幾個(gè)小時(shí)內(nèi)便可以完成系統(tǒng)仿真，并預(yù)測(cè)系統(tǒng)性能；而采用別的方式在實(shí)驗(yàn)室測(cè)試臺(tái)上驗(yàn)證性能則需要花費(fèi)幾個(gè)月的時(shí)間。

　　Altera亞太區(qū)市場(chǎng)總監(jiān)梁樂(lè)觀先生表示：“在我們EDA合作伙伴設(shè)計(jì)工具中集成PELE，是加速客戶多吉比特收發(fā)器設(shè)計(jì)并幫助其將產(chǎn)品迅速推向市場(chǎng)的關(guān)鍵步驟。Altera致力于提供工具來(lái)幫助客戶以最高效的方法開(kāi)發(fā)下一代系統(tǒng)。”

　　工作原理

　　通過(guò)完整的Stratix II GX多吉比特收發(fā)器MATLAB模型，PELE技術(shù)利用從用戶串行通道中獨(dú)立提取或者測(cè)量到的頻域特征參數(shù)來(lái)為每一通道搜索信號(hào)完整性最佳設(shè)置。Stratix II GX FPGA集成了工作在6  
00Mbps至6.375Gbps的20個(gè)低功耗收發(fā)器，這種方法降低了確定其最佳信號(hào)完整性設(shè)置時(shí)的估算誤差。

　　HyperLynx設(shè)計(jì)工具使客戶能夠從電路板和背板電路中提取高速互聯(lián)的頻域S特征參數(shù)，例如Molex公司新的I-Trac背板系統(tǒng)等。將Altera PELE技術(shù)嵌入到Mentor設(shè)計(jì)流程中這種方式可以確保文件的兼容性。PELE直接將HyperLynx或者客戶測(cè)量數(shù)據(jù)導(dǎo)入到頻域S參數(shù)文件中，直接配置Mentor的ELDO模擬仿真器，切實(shí)提高了效能，降低了設(shè)計(jì)風(fēng)險(xiǎn)。然后，用戶利用Stratix II GX ELDO模型輸出，在很短的時(shí)間內(nèi)便可以從數(shù)千億比特中預(yù)測(cè)誤碼率(BER)以及眼圖張開(kāi)程度。