利用Virtex-5 FPGA 降低功耗

全球首款65納米 FPGA在不影響性能的同時實現(xiàn)最低功耗

作者：Derek Curd
Xilinx公司高級產(chǎn)品部
高級應(yīng)用工程師

VirtexTM-5 系列產(chǎn)品的推出，使得 Xilinx 公司再一次成為向 FPGA 客戶提供新技術(shù)和能力的主導(dǎo)力量。過渡至 65 納米工藝的 FPGA 具備采用更小尺寸工藝所帶來的傳統(tǒng)優(yōu)勢：低成本、高性能和更強的邏輯能力。盡管這些優(yōu)勢能夠為高級系統(tǒng)設(shè)計帶來激動人心的機會，但65納米工藝節(jié)點本身也帶來了新的挑戰(zhàn)。

例如，在為產(chǎn)品選擇 FPGA 時，功耗的考慮變得越來越重要。很可能下一代設(shè)計會需要在功耗預(yù)算不變（或更?。┑那闆r下，集成更多的特性和實現(xiàn)更高的性能。

在本文中，我將分析功耗降低所帶來的好處。還將介紹 Virtex-5 器件中所使用的多種技術(shù)和結(jié)構(gòu)上的革新，它們能提供功耗最低的解決方案，并且不會在性能上有任何折扣。

降低功耗的好處

低功耗的 FPGA 設(shè)計所帶來的優(yōu)勢不僅是能滿足器件工作的散熱要求。雖然滿足元件指標(biāo)對于性能和可靠性十分重要，但如何實現(xiàn)這一點對于系統(tǒng)成本和復(fù)雜性都有著巨大的影響。

首先，降低 FPGA 的功耗使你能夠使用更便宜的電源，這樣的電源使用的元件數(shù)量較少，并且占用的 PCB 面積也較小。高性能的電源系統(tǒng)的成本通常為每瓦0.5到1美元。低功耗的 FPGA 直接降低了系統(tǒng)的整體成本。

其次，由于功耗直接與散熱相關(guān)，低功耗使你能夠使用更簡單、更便宜的熱量管理解決方案。在很多情況下，設(shè)計者將不再需要散熱器，或者只需要更小、更便宜的散熱器。

最后，由于低功耗工作意味著更少的元件和更低的器件溫度，因此將提高整個系統(tǒng)的可靠性。器件工作溫度每降低10℃，就相當(dāng)于元件壽命提高了兩倍，因此對于需要高可靠性的系統(tǒng)而言，控制功耗和溫度十分重要。

功耗：挑戰(zhàn)和解決方案

FPGA （或任何半導(dǎo)體器件）中的總功耗等于靜態(tài)功耗和動態(tài)功耗之和。靜態(tài)功耗主要由晶體管的泄漏電流引起，即晶體管即使在邏輯上被關(guān)斷時，從源極“泄漏”到漏極或通過柵氧“泄漏”的小電流。動態(tài)功耗是器件核心或 I/O 在開關(guān)過程中消耗的能量，與頻率相關(guān)。

圖1：85℃時的靜態(tài)功耗比較

靜態(tài)功耗

在縮小晶體管尺寸時（例如，從90納米到65納米），泄漏電流將會增大。新工藝結(jié)點所使用的短溝長和薄柵氧使電流更容易從晶體管的溝道區(qū)或通過柵氧泄漏。

在90納米 Virtex-4 系列產(chǎn)品中，Xilinx 公司使用了“三柵極氧化層”的工藝技術(shù)，向 Xilinx 電路設(shè)計者提供了一種強有力的阻止漏電工具。在前幾代 FPGA 中，使用兩種柵氧厚度：薄柵氧用于 FPGA 核心中高性能、低工作電壓的晶體管，而厚柵氧用于 I/O 模塊中尺寸較大，需要承受大電壓的晶體管。簡單地來說，“三柵極氧化層”指增加一種中間厚度柵氧的晶體管，它的漏電比薄柵氧的核心晶體管要小得多。

“中間柵氧”的晶體管用在器件核心外圍非關(guān)鍵性能的電路（像設(shè)置存儲器）或不需要對變化的柵壓進行快速開關(guān)響應(yīng)的電路（像傳輸門）中。薄柵氧、漏電最大的晶體管只保留在需要快速開關(guān)速度的路徑部分。結(jié)果，總的器件漏電被大大減小，同時性能仍能比上一代 FPGA 有很大提高。

三柵極氧化層工藝使 Virtex-4 器件比競爭性90納米 FPGA 在靜態(tài)功耗上平均減少了超過70%。這一結(jié)果非常成功，因此 Virtex-5 系列產(chǎn)品中大量使用了這一技術(shù)，在65納米工藝結(jié)點上降低漏電。

雖然業(yè)界預(yù)測65納米器件的靜態(tài)功耗將會有大幅度提高，但是圖1顯示了三柵極氧化層工藝使65納米 Virtex器件在最壞（溫度最高）工作條件下達(dá)到了與尺寸相當(dāng)?shù)?0納米 Virtex-4器件相同水平的靜態(tài)功耗。因此，Virtex-5 系列產(chǎn)品和競爭性高性能 FPGA 產(chǎn)品相比，在靜態(tài)功耗方面具有真正的優(yōu)勢。

動態(tài)功耗

動態(tài)功耗為65納米 FPGA帶來一些其它方面的挑戰(zhàn)。動態(tài)功耗的公式為：

動態(tài)功耗 = CV2f

其中C是結(jié)點開關(guān)時的電容，V是電源電壓，f是開關(guān)頻率。65納米工藝節(jié)點使 FPGA 的邏輯能力和性能比傳統(tǒng)器件有了顯著提高，也就是說更多的結(jié)點工作在更高的頻率上。如果其它方面的條件不變，動態(tài)功耗將會增大。

但是，對于65納米工藝節(jié)點的動態(tài)功耗而言，也有一個好消息：FPGA 核心的電源電壓（V）和結(jié)點電容（C）通常在每一代新工藝中都會下降，從而使得動態(tài)功耗比上一代 FPGA 有所下降。

Virtex-5 器件中，核心電源電壓（VCCINT）從Virtex-4 中所使用的1.2V下降到1.0V。由于寄生電容變?。ㄅc更小的晶體管相關(guān)），以及邏輯塊間的互聯(lián)線長度變短、電容變小，使結(jié)點電容減小。此外，Virtex-5 器件在金屬互聯(lián)層之間使用了一種介電常數(shù)較低的材料。

Virtex-5 器件的平均結(jié)點電容比Virtex-4 器件大約減小了15%。加上電壓降低帶來的好處，至少相當(dāng)于將 Virtex-5 器件的核心動態(tài)功耗降低了35-40%。

除“工藝尺寸縮小”到65納米所帶來的固有的35-40%的動態(tài)功耗降低外，Virtex-5 器件的架構(gòu)創(chuàng)新，還能進一步降低每個設(shè)計的功耗。大多數(shù)可增加動態(tài)功耗有的結(jié)點電容，是由邏輯功能間的互連線引起的。新型 Virtex-5 架構(gòu)在兩個方面從根本上減小了連線電容：

　Virtex-5的可配置邏輯模塊（CLB） 是基于6輸入查找表（6-LUT） 邏輯結(jié)構(gòu)的，在以前的器件中是使用4輸入查找表。這意味著在每個 LUT 中能夠?qū)崿F(xiàn)更多的邏輯，相當(dāng)于較少的邏輯級，從而降低了對邏輯功能之間大電容連線的需求。
　
　Virtex-5 的互聯(lián)結(jié)構(gòu)目前包括了對角線對稱的連線，意味著每個 CLB 與所有相鄰的模塊（包括處于對角線位置的模塊）之間都有直接的“單一”連接。當(dāng)邏輯功能之間需要連接時，這一連接更有可能成為總電容最小的“單一”連接，而以往的互聯(lián)結(jié)構(gòu)對于相同的連接問題可能會需要兩個或更多結(jié)點。

圖2： 計數(shù)器標(biāo)準(zhǔn)設(shè)計的動態(tài)功耗比較

6-LUT 結(jié)構(gòu)和改進的互聯(lián)模式，通過降低平均結(jié)點電容來降低核心的動態(tài)功耗，效果遠(yuǎn)遠(yuǎn)超過僅使用65納米工藝所帶來的改進。圖2顯示了來自標(biāo)準(zhǔn)設(shè)計的核心動態(tài)功耗的測量結(jié)果，其中每個 Virtex-5 器件和 Virtex-4 器件中都有1024個8位計數(shù)器。這些實際的測量結(jié)果顯示，工藝和結(jié)構(gòu)上的共同優(yōu)化所帶來的動態(tài)功耗的降低超過了50%。

硬IP模塊

Virtex-5器件中包含的硬IP模塊（專門用來實現(xiàn)一些常用功能的電路）的數(shù)量，超過業(yè)界其他任何一款 FPGA。相比使用通用 FPGA 邏輯而言，使用搭載這些模塊的 FPGA 設(shè)計來實現(xiàn)這些功能，可進一步降低功耗。

與 FPGA 結(jié)構(gòu)不同，這些專用的模塊中只有實現(xiàn)所要求的功能必需的晶體管。并且沒有可編程的互聯(lián)，因此互聯(lián)電容最小。較少的晶體管和較小的結(jié)點電容能降低靜態(tài)和動態(tài)功耗。從而使這些專用模塊在實現(xiàn)相同功能的同時，功耗只有使用通用 FPGA 結(jié)構(gòu)的十分之一。

除增加新型的專用模塊外，Virtex-4 器件中融合的很多模塊，在 Virtex-5 器件中都被重新設(shè)計，以增加新的特性，提高性能，降低功耗。例如，Virtex-4 系列中18-Kb 的 block RAM 存儲器在 Virtex-5 器件中被增加到了36-Kb；每個 block RAM 能被分成兩個獨立的 18-Kb 的存儲器，以便向下兼容 Virtex-4 的設(shè)計。

有趣的是，從功耗的角度來看，每個 18-Kb 的子模塊由兩個 9-Kb 的物理存儲陣列構(gòu)成。對于大多數(shù)的 block RAM 配置，任何對于 block RAM的讀寫請求一次只需要訪問 9-Kb 物理存儲器中的一個。因此其余的 9-Kb 存儲器能在不被訪問時被有效地“關(guān)斷”。在過渡至65納米工藝所帶來的功耗降低的基礎(chǔ)上，這種結(jié)構(gòu)又使功耗進一步降低了50%。這一對于9-kB 模塊的“乒乓”訪問是新的 block RAM結(jié)構(gòu)所固有的，這就意味著使用這項功能不需要用戶或軟件來進行控制。它能動態(tài)并自動地進行，使所有使用 block RAM的設(shè)計降低了大量的功耗，并且不會影響模塊的性能。

Virtex-5 器件中專用的 DSP 元件也進行了大量的改進，以實現(xiàn)更多的功能，提高性能，并降低功耗。在片與片的比較中，新型的 Virtex-5 DSP 片的功耗比 Virtex-4 DSP 片的功耗降低了大約40%。這主要歸功于前面所討論的65納米工藝中電壓和電容的減小。

然而，由于 Virtex-5 DSP 片具有更強的功能和更廣泛的接口，許多 DSP 運算通過利用這些附加的功能進一步降低了功耗。在許多情況下，當(dāng)使用新型 DSP 片的全部功能時，總功耗最高可降低75%。請記住即使你不是在設(shè)計一個 DSP 產(chǎn)品，也能使用 DSP 片來實現(xiàn)標(biāo)準(zhǔn)的邏輯功能（計數(shù)器、加法器、桶式移位器），這樣會比在標(biāo)準(zhǔn) FPGA 邏輯中實現(xiàn)同樣的功能節(jié)省功耗。

最后介紹的經(jīng)過改進的專用模塊是 Virtex-5 系列的 LXT 平臺，其中包括了幾吉位的串行收發(fā)機，能以高達(dá) 3.125Gbps 的速率工作。這些 “SERDES” 模塊在實現(xiàn)時著重考慮了低功耗需求。每個 Virtex-5 LXT 器件中的全雙工收發(fā)機在 3.125Gbps 的速度下的總功耗小于100毫瓦，與Virtex-4串行收發(fā)機相比降低了大約75%。

圖3：典型設(shè)計中現(xiàn)有 FPGA 的功耗比較

結(jié)論

Xilinx 公司悠久的創(chuàng)新歷史能夠追溯到20多年前第一塊 FPGA 的發(fā)明。因此 Xilinx 公司理所當(dāng)然地成為第一家在深亞微米技術(shù)中將降低功耗作為首要任務(wù)的公司。與 Virtex-4 系列產(chǎn)品一樣，Virtex-5 器件也采用了一系列工藝和架構(gòu)上的革新，力求在提供盡可能低的功耗的同時，仍然使性能提高30%或更多。

如圖3所示，Virtex-5系列產(chǎn)品的靜態(tài)功耗與 Virtex-4 器件相當(dāng)，但比競爭性 FPGA 具有明顯的優(yōu)勢。作為唯一的65納米 FPGA，Virtex-5 器件核心的動態(tài)功耗比市場上其它高性能 FPGA 低至少35-40%。像新型 6-LUT 和對角線對稱的互聯(lián)等架構(gòu)上的革新，使實際核心動態(tài)功耗進一步降低了50%或以上。此外，利用數(shù)量空前的專用模塊進一步降低了功耗。

欲獲取更多關(guān)于如何利用 Virtex-5 器件低功耗性能的資料，請訪問www.xilinx.com/cn//power。

Xilinx 功耗估算器（XPE）

2006年1月上世的Xilinx 功耗估算器（XPE），是一種基于電子數(shù)據(jù)表的功耗工具，支持VirtexTM-4 和最新推出的 Virtex-5 和 SpartanTM-3 FPGA 系列產(chǎn)品。XPE 被設(shè)計用來替代網(wǎng)絡(luò)功耗工具，是所有新型 XilinxFPGA 系列產(chǎn)品在初步設(shè)計時使用的主要功耗估計工具。與以往的功耗估計工具相比，XPE 的主要優(yōu)勢在于改進的用戶界面、更高的精度和對重要數(shù)據(jù)更好的顯示方法。

XPE 的概要頁顯示了能量使用的完整概述，首先是資源類型，接著是電源電壓。你能夠使用概要頁上的導(dǎo)航按鈕來查詢更詳細(xì)的信息。XPE 會自動顯示一些圖表，幫助用戶創(chuàng)建能量使用圖。

繼發(fā)布初始版本之后，Xilinx 又陸續(xù)發(fā)布了一些更新版本的XPE，包括了許多附加特性和精度的提高。www.xilinx.com/cn/power上提供了這些版本和它們所支持的 Virtex-5 和Spartan-3E 器件的列表。

Kevin Bixler
Xilinx公司功耗工具產(chǎn)品市場工程師