一種基于FPGA的高速通信系統(tǒng)研究與設(shè)計(jì)

　　LVDS驅(qū)動(dòng)器由恒流源構(gòu)成，因此需要做終端匹配。通常情況下在輸入端并聯(lián)100 Ω電阻從而滿足互聯(lián)系統(tǒng)要求的差分阻抗。在強(qiáng)噪聲環(huán)境下，交流耦合連接時(shí)可以采用戴維南終端匹配方式提供1．2 V的偏置電壓，同時(shí)滿足100 Ω差分阻抗的設(shè)計(jì)要求。具體方法是將LVDS的+／-端通過(guò)130 Ω電阻上拉至VCC，同時(shí)下拉82 Ω電阻到地，如圖5所示，電阻精度要求在1％。

　　2．3 電路PCB設(shè)計(jì)

　　在PCB設(shè)計(jì)過(guò)程中，要注意電路板的布局。模擬電路和數(shù)字電路需要分開(kāi)，使用單點(diǎn)接地的方式相連。將邊沿速率變化快的VTTL／LVCMOS信號(hào)與LVDS信號(hào)布在不同信號(hào)層上，并用電源和底層隔開(kāi)，減小耦合到LVDS線路上的串?dāng)_。LVDS走線要遵循以下規(guī)則：

　　(1)差分對(duì)兩根信號(hào)從芯片扇出后就盡量靠近(緊耦合)，這樣有助于消除反射，確保耦合的噪聲是共模形式。

　　(2)對(duì)內(nèi)信號(hào)的布線長(zhǎng)度要保持一致，以減小信號(hào)延時(shí)，長(zhǎng)度匹配控制在10 mil以內(nèi)。

　　(3)對(duì)內(nèi)信號(hào)保持固定的線間距，避免因?yàn)榫€間距變化導(dǎo)致差分阻抗不連續(xù)。

　　(4)差分對(duì)間盡量遠(yuǎn)離，減少線間串?dāng)_，必要時(shí)在差分對(duì)間放置隔離用的接地過(guò)孔。

　　(5)盡量減少差分信號(hào)線上過(guò)孔的個(gè)數(shù)，避免走90°拐角，使用圓弧或者45°折線代替。

　　(6)LVDS信號(hào)不能跨平面分割，否則會(huì)因?yàn)槿鄙賲⒖计矫娑鴮?dǎo)致阻抗不連續(xù)，要給LVDS信號(hào)設(shè)置完整的參考平面。

　　(7)匹配電阻盡可能靠近接收端。

　　3 系統(tǒng)的邏輯設(shè)計(jì)

　　3．1 時(shí)鐘部分設(shè)計(jì)

　　時(shí)鐘信號(hào)由電路板上40 MHz晶振提供。通過(guò)數(shù)字時(shí)鐘管理單元DCM鐘倍頻得到120 MHz的系統(tǒng)的工作時(shí)鐘。使用DCM模塊時(shí)，注意DCM的輸入和輸出需要通過(guò)BUFG單元與全局時(shí)鐘資源相連。全局時(shí)鐘資源使用全銅層工藝實(shí)現(xiàn)，并設(shè)計(jì)了專用時(shí)鐘緩沖與驅(qū)動(dòng)結(jié)構(gòu)，使全局時(shí)鐘到達(dá)芯片內(nèi)部所有邏輯單元的時(shí)延和抖動(dòng)都為最小。DCM在時(shí)鐘鎖定后使能LOCK信號(hào)，表示時(shí)鐘倍頻工作完成，使用這個(gè)信號(hào)作為FPGA內(nèi)部其他邏輯的復(fù)位。