一種基于FPGA的自適應(yīng)譜線增強(qiáng)系統(tǒng)的設(shè)計(jì)

　　2.2 ALE的Matlab仿真

　　Matlab是數(shù)字信號處理和仿真的有效工具，設(shè)計(jì)之初使用Matlab進(jìn)行仿真，可以有效地評估設(shè)計(jì)的最終效果，為整個設(shè)計(jì)過程提供強(qiáng)有力的理論支持。首先用Matlab仿真以LMS算法實(shí)現(xiàn)的ALE，從仿真結(jié)果的時域波形和處理時間兩方面證明算法在ALE系統(tǒng)中的有效性。將正弦波混合高斯白噪聲作為譜線增強(qiáng)濾波的輸入信號，圖3是用Matlab對算法的部分仿真結(jié)果?？梢钥闯龈鶕?jù)混有噪聲的輸入信號根本無法判斷原始周期信號，經(jīng)過0～100時間長度的學(xué)習(xí)過程后濾波器輸出信號已經(jīng)具有明顯的周期性，寬帶噪聲得到有效的濾除，窄帶信號得以濾出。而這段時間在高速FPGA中只需要μs級的處理時間，滿足實(shí)時性要求。

　　3 系統(tǒng)結(jié)構(gòu)

　　ALE系統(tǒng)總體包括：模／數(shù)轉(zhuǎn)換、FPGA核心處理、片外RAM、電源等。前端采用TLC5510完成模擬信號的采集，并以數(shù)字信號的形式傳遞給FPGA。FPGA部分是整個系統(tǒng)的核心，其實(shí)現(xiàn)模／數(shù)轉(zhuǎn)換器時序控制、內(nèi)部數(shù)據(jù)緩存FIFO、片內(nèi)時鐘合成、譜線增強(qiáng)算法以及片外RAM控制。經(jīng)過譜線增強(qiáng)后的數(shù)據(jù)存入片外RAM芯片CY7C1021V。電源提供整個系統(tǒng)需要的3.3 V和5 V以及TLC5510的參考電壓。系統(tǒng)結(jié)構(gòu)如圖4所示。

　　TLC5510是TI公司的高速模／數(shù)轉(zhuǎn)換器，可以用于視頻處理、高速數(shù)據(jù)轉(zhuǎn)換等領(lǐng)域，它的轉(zhuǎn)換速率達(dá)到20 Mb／s，采用高速AD芯片是為了與FPGA的高速處理能力相匹配。EP2C8F256C6是Altera公司的生產(chǎn)的CycloneⅡ系列的FPGA，片內(nèi)具有162 Kb的片內(nèi)存儲器和36個18×18 b片內(nèi)乘法器，可以用于實(shí)現(xiàn)復(fù)雜數(shù)字信號算法。片內(nèi)存儲器基于流行的M4K存儲器塊，可以支持廣泛的配置方式，包括RAM，ROM、先入先出(FIFO)緩沖器以及單端口和雙端口模式等。片內(nèi)乘法器是低成本數(shù)字信號處理(DSP)應(yīng)用的理想方案。這些乘法器可用于實(shí)現(xiàn)通用DSP功能，如有限沖擊響應(yīng)(FIR)濾波器、快速傅里葉變換、相關(guān)器、編／解碼器以及數(shù)控振蕩器(NCO)。EP2C8F256C6提供高級外部存儲器接口支持，允許開發(fā)人員集成外部單倍數(shù)據(jù)速率(SDR)、雙倍數(shù)據(jù)速率(DDR)、DDR2 SDRAM器件以及第2代4倍數(shù)據(jù)速率(QDRⅡ)SRAM器件。片內(nèi)具有時鐘管理模塊，利用PLL實(shí)現(xiàn)片內(nèi)時鐘合成，使數(shù)據(jù)處理速率遠(yuǎn)高于信號采集速率，以滿足實(shí)時性要求。在FPGA內(nèi)部首先實(shí)現(xiàn)TLC5510的采樣控制，采樣信號先要存人片內(nèi)FIFO，當(dāng)每次ALE算法迭代完成后，取出FIFO中的數(shù)據(jù)，更新處理數(shù)據(jù)。需要處理的數(shù)據(jù)經(jīng)過信號延遲處理和LMS自適應(yīng)濾波算法后得到譜線增強(qiáng)的信號。片內(nèi)時鐘合成模塊為系統(tǒng)提供時鐘信號，利用片內(nèi)PLL對晶振時鐘倍頻和分頻，為片內(nèi)提供600 MHz時鐘和片外TLC5510以及RAM提供10 MHz時鐘。為了保證數(shù)據(jù)精度。經(jīng)過ALE處理后的數(shù)據(jù)以16位二進(jìn)制數(shù)字信號輸出。片外存儲器選用64K×16 b靜態(tài)RAM芯片CY7C1021V，它的讀／寫控制時序也由FPGA實(shí)現(xiàn)。