基于FPGA的軟件無(wú)線(xiàn)電平臺(tái)設(shè)計(jì)　

　　軟件無(wú)線(xiàn)電的出現(xiàn)，是無(wú)線(xiàn)電通信從模擬到數(shù)字、從固定到移動(dòng)后，由硬件到軟件的第三次變革。簡(jiǎn)單地說(shuō)，軟件無(wú)線(xiàn)電就是一種基于通用硬件平臺(tái)，并通過(guò)軟件可提供多種服務(wù)的、適應(yīng)多種標(biāo)準(zhǔn)的、多頻帶多模式的、可重構(gòu)可編程的無(wú)線(xiàn)電系統(tǒng)。軟件無(wú)線(xiàn)電的關(guān)鍵思想是，將AD(DA)盡可能靠近天線(xiàn)和用軟件來(lái)完成盡可能多的無(wú)線(xiàn)電功能[1~2]。

　　蜂窩移動(dòng)通信系統(tǒng)已經(jīng)發(fā)展到第三代，3G系統(tǒng)進(jìn)入商業(yè)運(yùn)行一方面需要解決不同標(biāo)準(zhǔn)的系統(tǒng)間的兼容性;另一方面要求系統(tǒng)具有高度的靈活性和擴(kuò)展升級(jí)能力，軟件無(wú)線(xiàn)電技術(shù)無(wú)疑是最好的解決方案。用ASIC(Application Specific Intergrated Circuits)和DSP(Digital Singnal Processor)芯片搭建軟件無(wú)線(xiàn)電平臺(tái)是目前系統(tǒng)設(shè)計(jì)的主要方法[3~5]，這種方法有兩個(gè)突出缺點(diǎn)：一是系統(tǒng)速度跟不上高速動(dòng)態(tài)實(shí)時(shí)數(shù)字信號(hào)處理，二是系統(tǒng)體積大功耗高。這兩個(gè)突出缺點(diǎn)制約了軟件無(wú)線(xiàn)電在高速實(shí)時(shí)通信領(lǐng)域的應(yīng)用前景。本文運(yùn)用目前基于FPGA(Field Programmable Gate Array)的SoPC (System on Programmable Chip)技術(shù)構(gòu)建軟件無(wú)線(xiàn)電平臺(tái)。大大提高了數(shù)字信號(hào)處理的能力和速度，并且降低了系統(tǒng)功耗，縮小了系統(tǒng)體積，為更高層次的3G無(wú)線(xiàn)通信要求提供了解決方案。

　　1 無(wú)線(xiàn)通信系統(tǒng)設(shè)計(jì)

　　1.1 系統(tǒng)設(shè)計(jì)

　　軟件無(wú)線(xiàn)電使得無(wú)線(xiàn)電具有更多的個(gè)性化特點(diǎn)，它以軟件方式定義多個(gè)頻段及多種調(diào)制波形接口。軟件無(wú)線(xiàn)電系統(tǒng)包括信號(hào)發(fā)射和接收兩部分，本文重點(diǎn)以接收流程進(jìn)行論述。軟件無(wú)線(xiàn)電的RF(Radio Frequency)部分是一個(gè)多波束天線(xiàn)陣，可同時(shí)接收多個(gè)頻段、多個(gè)方向的射頻信號(hào)，并將射頻轉(zhuǎn)換為中頻信號(hào)[6~9]。如圖1所示，系統(tǒng)中包括Virtex-4 FX系列FPGA，模擬信號(hào)輸入端口，同步觸發(fā)端口，外接時(shí)鐘源，F(xiàn)lash(加載FPGA配置程序)，CPLD，SDRAM，PCI接口，LED信號(hào)燈等部分。

　　提取用戶(hù)窄帶信號(hào)進(jìn)行抽取由專(zhuān)用ADC芯片完成，數(shù)字下變頻部分由FPGA中的IP(Intellectual Property)模塊完成。用專(zhuān)用芯片進(jìn)行模數(shù)轉(zhuǎn)換可以提高系統(tǒng)的穩(wěn)定性和可靠性;用IP模塊完成數(shù)字下變頻功能可以降低功耗，提高速率。

　　數(shù)字下變頻后進(jìn)行解調(diào)，經(jīng)過(guò)解調(diào)后的信號(hào)為一個(gè)比特流序列，比特流處理部分需要完成信息的加密解密、編碼譯碼等。如圖1所示，這部分功能可以用Verilog-HDL語(yǔ)言編寫(xiě)DSP處理模塊完成，也可以用Matlab的FDATool進(jìn)行設(shè)計(jì)后自動(dòng)生成Verilog-HDL源代碼和PowerPC指令程序;本文采用Verilog-HDL直接編寫(xiě)DSP模塊的辦法，這樣可以對(duì)硬件處理流程進(jìn)行更好的掌控，并且獲得更高的信號(hào)處理性能。由于將DSP模塊嵌入FPGA中，通過(guò)增加或減少DSP邏輯電路可以使得設(shè)計(jì)更加靈活，例如可以將2FSK調(diào)制解調(diào)，F(xiàn)IR濾波和FFT分別封裝成為單元模塊，編寫(xiě)地址驅(qū)動(dòng)后PowerPC程序執(zhí)行時(shí)可直接進(jìn)行調(diào)用，相比DSP專(zhuān)用處理器僅調(diào)用乘法器和移位寄存器的方法可以節(jié)省上百個(gè)指令周期，大大提高了實(shí)時(shí)信號(hào)處理的能力，具有在高端領(lǐng)域廣闊的應(yīng)用前景。

　　比特流序列處理完成后，可將數(shù)據(jù)傳入主機(jī)磁盤(pán)陣列經(jīng)行儲(chǔ)存，PowerPC通過(guò)PCI橋控制本系統(tǒng)和主機(jī)的數(shù)據(jù)傳輸，以滿(mǎn)足未來(lái)數(shù)據(jù)回放和可視化界面要求。