無線傳感器網(wǎng)絡SOC芯片的低功耗設計

1. 引言

無線傳感器網(wǎng)絡（WSNs）集成了傳感器技術，嵌入式計算技術，無線網(wǎng)絡通信技術，分布式信息處理技術以及微機電技術，是當前的一個研究熱點。無線傳感器網(wǎng)絡可以在廣泛的應用領 域內實現(xiàn)復雜的監(jiān)測和追蹤任務，是一種隨機分布的集成傳感器，數(shù)據(jù)處理單元和通信的微小節(jié)點，通過自組織的方式構成的無線網(wǎng)絡。無線傳感器網(wǎng)絡節(jié)點一般包括傳感單元，嵌入式處理單元，無線通信單元以及電源自供電系統(tǒng)，定位系統(tǒng)等。作為一種特殊的Ad hoc，它除了動態(tài)拓撲，自組織，多跳路由，帶寬受限等，還具有其一個極為顯著的特征：對于能量的限制。所以，網(wǎng)絡節(jié)點具有低功耗，低成本和小體積的特點。

隨著IC制造工藝的迅速發(fā)展，片上系統(tǒng)（SOC）得到廣泛的應用。SOC把系統(tǒng)的處理機制、模型算法、芯片結構、各層次電路及器件的設計緊密結合，在一塊芯片上完成了整個系統(tǒng)。它相對于傳統(tǒng)的多IC組成的電子系統(tǒng)有以下幾個優(yōu)勢：低功耗、高可靠性（減少芯片對外管腳數(shù)，減少外圍驅動接口單元與電路板間的信號傳遞，內嵌的線路可以避免系統(tǒng)干擾）、高集成度。
本文提出了一種無線傳感器網(wǎng)絡節(jié)點的SOC解決方案，分析了無線傳感網(wǎng)絡節(jié)點的體系結構，并從系統(tǒng)級，結構級，RTL級及物理設計幾個方面闡述了無線傳感網(wǎng)絡節(jié)點芯片的低功耗設計。

2. SOC片上系統(tǒng)及VLSI低功耗實現(xiàn)

隨著IC制造工藝的迅速發(fā)展，片上系統(tǒng)（SOC）得到廣泛的應用。SOC把系統(tǒng)的處理機制、模型算法、芯片結構、各層次電路及器件的設計緊密結合，在一片完成了整個復雜的系統(tǒng)。它相對于傳統(tǒng)的多IC組成的電子系統(tǒng)有以下幾個優(yōu)勢：低功耗、可靠性（減少芯片對外管腳數(shù)，減少外圍驅動接口單元與電路板間的信號傳遞，內嵌的線路可以避免系統(tǒng)干擾）、高集成度、較少開發(fā)成本、較短的開發(fā)周期。

VLSI低功耗設計及優(yōu)化是一個非常復雜的問題，一般從下面幾個階段來考慮：

1． 系統(tǒng)設計階段。在這個階段要從軟硬件協(xié)調設計綜合來考慮。在實現(xiàn)應用功能的基礎上，來選擇哪些功能由硬件來實現(xiàn)，哪些功耗大的操作由軟件來執(zhí)行。同時，在系統(tǒng)設計，還要考慮硬件本身的電源模式：設計睡眠模式及喚醒操作。同時采用功耗管理策略，及變電壓技術。

2． 結構層次。采用總線編碼技術，主要是通過降低翻轉活動來降低功耗。采用并行結構，用面積換性能的同時，可以把工作頻率降低下來，以降低功耗。采用流水線結構，這個方法其實為重定時(retiming)的特例，通過縮短關鍵路徑，減少路徑上充放電容的數(shù)值，來減少功耗。其它的Retiming(重定時)，Unfolding(展開)也可以在算法層次上降低功耗。

3． RTL級。主要通過采用低功耗的綜合流程來降低功耗。在這個階段會加入門控時鐘從而降低動態(tài)翻轉率。

4． 物理設計。采用多電源多閾值電壓單元庫，及低功耗
物理設計流程及EDA軟件。設計多電源域，優(yōu)化動態(tài)功耗來降低功耗。在時鐘樹綜合時，在平衡skew的同時，盡量在翻轉率較低的節(jié)點插入驅動。

3. 系統(tǒng)層次上的低功耗設計

從軟硬件協(xié)調工作的角度來考慮，設計出來無線傳感器網(wǎng)絡節(jié)點結構如圖 1所示。整個系統(tǒng)通過核心單元RISC CPU核來協(xié)調各子模塊的通信及工作。TRF6903芯片為低功耗低電壓的多頻帶射頻RF收發(fā)芯片，它支持315/433/868/915 Mhz可選頻段，支持跳頻協(xié)議，內部完成FSK/OOK調制，速度可達64kbps。TRF6903低功耗的特點使其適合于電池供電，這與網(wǎng)絡節(jié)點的低功耗要求是一致的。

基帶處理單元模塊，用來實現(xiàn)基于IEEE 802.15.4協(xié)議的物理層及部分數(shù)據(jù)鏈路層的功能；數(shù)據(jù)鏈路層以上層協(xié)議可以采用軟件實現(xiàn)可以節(jié)省功耗。這是因為復雜的網(wǎng)絡層，傳輸層，應用層如果用硬件實現(xiàn)，雖然在速度上會有所提高，但是硬件復雜度也隨之提高，這樣必然帶來功耗的提高。

圖 1無線傳感器網(wǎng)絡節(jié)點SOC設計框圖

在系統(tǒng)層次上，RISC CPU核設計了空閑模式及停止模式，來節(jié)省功耗。RISC CPU核進入空閑模式或停止模式時，CPU內部時鐘停止運行，同時內部寄存器保持數(shù)據(jù)。