一個(gè)嵌入式系統(tǒng)的Petri網(wǎng)模型與CPLD實(shí)現(xiàn)

摘要：將Ｐｅｔｒｉ網(wǎng)與ＶＨＤＬ結(jié)合，運(yùn)用Ｐｅｔｒｉ網(wǎng)建立硬件系統(tǒng)模型，然后采用ＶＨＤＬ語言進(jìn)行設(shè)計(jì)，最終下載到ＣＰＬＤ，成功地實(shí)現(xiàn)了整個(gè)硬件系統(tǒng)的邏輯控制器設(shè)計(jì)。 關(guān)鍵詞：Ｐｅｔｒｉ網(wǎng) Ｃ／Ｅ模型 ＶＨＤＬ ＣＰＬＤ Ｐｅｔｒｉ網(wǎng)是異步并發(fā)系統(tǒng)，沒有人為的控制流，直觀地表示了非確定性；且可以圖形化的方式描述復(fù)雜的系統(tǒng)，并可運(yùn)用數(shù)學(xué)工具進(jìn)行分析。因此，其在軟件系統(tǒng)的建模與仿真中得到廣泛應(yīng)用。Ｐｅｔｒｉ網(wǎng)自身具備的可運(yùn)行性方便了系統(tǒng)形式化描述級(jí)的模擬，可以用于表達(dá)不同抽象級(jí)上的系統(tǒng)概念并清楚地描述整個(gè)系統(tǒng)的運(yùn)作過程。筆者發(fā)現(xiàn)Ｐｅｔｒｉ網(wǎng)的應(yīng)用目前僅局限于軟件系統(tǒng)的設(shè)計(jì)，例如網(wǎng)絡(luò)協(xié)議、物流管理等，而在硬件系統(tǒng)中卻很少涉足。硬件系統(tǒng)隨著功能的日益增強(qiáng)，其功能描述也越來越復(fù)雜?；谟布到y(tǒng)描述的ＶＨＤＬ語言以其強(qiáng)大的硬件描述能力，已被廣大科研工作者所采用。ＶＨＤＬ語言也適用于描述異步并發(fā)系統(tǒng)，因此可與Ｐｅｔｒｉ網(wǎng)建立的模型聯(lián)系起來。 本文采用自頂向下與層次分析相結(jié)合的設(shè)計(jì)方法用Ｐｅｔｒｉ網(wǎng)的一個(gè)子類Ｃ／Ｅ系統(tǒng)（條件／事件系統(tǒng)）對(duì)視頻輸入卡的邏輯控制器建立模型。針對(duì)控制器Ｃ／Ｅ模型中關(guān)心和需要觀察的變量，確定ＶＨＤＬ描述的實(shí)體和端口，由Ｃ／Ｅ系統(tǒng)網(wǎng)的拓?fù)浣Y(jié)構(gòu)確定條件和事件間的邏輯關(guān)系，構(gòu)造ＶＨＤＬ語言中的結(jié)構(gòu)體。采用ＥＤＡ開發(fā)工具ＭＡＸ＋ＰＬＵＳ ＩＩ進(jìn)行代碼設(shè)計(jì)，邏輯綜合，并對(duì)設(shè)計(jì)進(jìn)行仿真，最后下載到ＣＰＬＤ，驗(yàn)證了邏輯控制器設(shè)計(jì)的正確性。 圖1 視頻輸入卡結(jié)構(gòu)框圖 １ 應(yīng)用背景及控制器功能要求 圖１為某一視頻輸入卡結(jié)構(gòu)框圖。前端視頻信號(hào)經(jīng)過解碼、緩沖后，將數(shù)據(jù)送入ＤＳＰ處理。其中由邏輯控制器協(xié)調(diào)各部分之間的運(yùn)作。從圖１中可以看出，邏輯控制器與視頻切換、視頻解碼、視頻數(shù)據(jù)緩存以及ＤＳＰ等部分存在聯(lián)系，歸納起來需要完成五個(gè)基本功能：視頻通道切換控制；插入行標(biāo)志信息；ＦＩＦＯ的初始化操作；寫ＦＩＦＯ；讀ＦＩＦＯ。 要完成上述五個(gè)基本功能，必須保證每個(gè)功能與另一功能之間不存在沖突，但允許存在并發(fā)行為，同時(shí)它們之間的邏輯順序應(yīng)保持一致。因此需要一個(gè)主控模塊協(xié)調(diào)各部分的操作。各功能部分之間的邏輯關(guān)系比較復(fù)雜，涉及到圖像數(shù)據(jù)的行同步以及場(chǎng)同步等問題，一旦出錯(cuò)，則接收的就不是有效的圖像數(shù)據(jù)，后續(xù)工作也不能正常進(jìn)行。為此，首先建立Ｐｅｔｒｉ網(wǎng)模型，并運(yùn)用數(shù)學(xué)工具進(jìn)行分析，最后采用ＶＨＤＬ語言實(shí)現(xiàn)。 ２ 控制器Ｐｅｔｒｉ網(wǎng)模型 應(yīng)用Ｐｅｔｒｉ網(wǎng)的一個(gè)子類Ｃ／Ｅ建立視頻輸入卡的邏輯控制器模型?？刂破鲗?shí)現(xiàn)的五大功能，在滿足各自條件的情況下，能夠正確地完成相關(guān)操作。如果將每個(gè)功能展開進(jìn)行Ｐｅｔｒｉ網(wǎng)模型設(shè)計(jì)，將會(huì)使整個(gè)Ｃ／Ｅ系統(tǒng)的節(jié)點(diǎn)過多。節(jié)點(diǎn)一多，則不易分析其性質(zhì)和計(jì)算它的可達(dá)樹、不變量等參數(shù)。Ｐｅｔｒｉ網(wǎng)特有的直觀易懂、適于交流的圖形表示也就失去了意義。采用層次分析的方法，首先在頂層根據(jù)各功能要求建立一個(gè)Ｐｅｔｒｉ網(wǎng)模型，然后在各個(gè)模塊內(nèi)部建立更詳細(xì)的子模型。鑒于頂層和底層的分析方法類似，只將頂層模型展開討論。網(wǎng)絡(luò)的一些動(dòng)態(tài)特性，如庫所與變遷的含義如表１所示。 表1 庫所和變遷的含義 庫 所含 義變 遷含 義 P1 初始化FIFO有效 T0 系統(tǒng)開始（sysSTART） P2 初始化FIFO結(jié)束 T1 通道切換 P3 插入行屬性結(jié)束 T2 初始化FIFO P4 讀FIFO有效 T3 插入行屬性標(biāo)志 P5 通道切換有能 T4 寫FIFO P6 VREF=0 T5 讀FIFO奇場(chǎng)數(shù)據(jù) P7 插入行屬性標(biāo)志有效 T6 場(chǎng)開始 P8 寫FIFO有效 T7 場(chǎng)同步 P9 RST0=0 T8 行開始 P10 HREF=0 T9 行同步 P11 VREF=1 T0 行有效 P12 HREF=1 T11 讀取FIFO偶場(chǎng)數(shù)據(jù) P13 RST0=1 　　 P14 偶場(chǎng)結(jié)束　　邏輯控制器頂層Ｐｅｔｒｉ網(wǎng)模型如圖２所示。該模型是一個(gè)基本網(wǎng)系統(tǒng)，其狀態(tài)元素稱為條件，變遷元素稱為事件。事件的發(fā)生改變條件的狀態(tài)（成真與否），引起信息在網(wǎng)上的流動(dòng)１。由條件和事件組成的有向網(wǎng)通常表現(xiàn)為三元組（Ｂ，Ｅ；Ｆ），其中Ｂ為條件集，Ｅ為事件集。同時(shí)該模型還滿足如下條件： %26;#183;（Ｂ，Ｅ；Ｆ）為簡單網(wǎng)； %26;#183;Ｂ中每個(gè)條件都有機(jī)會(huì)成真，也有機(jī)會(huì)成假； %26;#183;Ｅ中每個(gè)事件都有機(jī)會(huì)發(fā)生； %26;#183;由初始情態(tài)ｃｉ導(dǎo)出的可達(dá)情態(tài)集是完全可到達(dá)關(guān)系Ｒ下的等價(jià)類。 因此，該模型還是一個(gè)Ｃ／Ｅ系統(tǒng)。在Ｐｅｔｒｉ網(wǎng)仿真軟件Ｖｉｓｕａｌ Ｏｂｊｅｃｔ Ｎｅｔ＋＋中進(jìn)行仿真測(cè)試，結(jié)果表明該模型能很好地描述控制器各部分之間的邏輯關(guān)系。 ３ ＶＨＤＬ程序的基本單元設(shè)計(jì) ＣＰＬＤ（復(fù)雜可編程邏輯器件）是處于并行工作方式的基本電路單元構(gòu)成的高速、大規(guī)模集成器件，可作為一種并發(fā)系統(tǒng)模型與Ｐｅｔｒｉ網(wǎng)建立聯(lián)系。ＶＨＤＬ作為一種硬件描述語言，支持行為描述、數(shù)據(jù)流描述和結(jié)構(gòu)化描述等多種描述方法，可以用并行和順序多種語句方式描述實(shí)際的系統(tǒng)，并可采用ＶＨＤＬ的并行語句描述Ｃ／Ｅ系統(tǒng)中條件／事件間的并發(fā)關(guān)系，用ＶＨＤＬ的順序語句描述條件／事件間的順序約束機(jī)制，為解決Ｃ／Ｅ系統(tǒng)中的有效沖突提供了可行的方法。 ＶＨＤＬ語言程序設(shè)計(jì)的基本單元稱為一個(gè)基本設(shè)計(jì)實(shí)體，其主要由實(shí)體說明（ｅｎｔｉｔｙ ｄｅｃｌａｒａｔｉｏｎ）和構(gòu)造體（ａｒｃｈｉｔｅｃｔｕｒｅ ｂｏｄｙ）兩部分構(gòu)成。實(shí)體說明部分規(guī)定了設(shè)計(jì)單元的輸入輸出接口信號(hào)或引腳。根據(jù)該控制器的Ｃ／Ｅ系統(tǒng)中關(guān)心和需觀察的變量選擇系統(tǒng)的輸入和輸出信號(hào)，以確定基本設(shè)計(jì)單元的實(shí)體及其端口。在控制器的Ｃ／Ｅ系統(tǒng)模型中，因?yàn)槭录?qū)動(dòng)條件是變化的，所以將發(fā)生的事件作為設(shè)計(jì)實(shí)體的輸入信號(hào)，系統(tǒng)條件作為實(shí)體的輸出信號(hào)。同時(shí)，為實(shí)體設(shè)計(jì)一個(gè)輸入端口ｓｙｓＳＴＡＲＴ，使系統(tǒng)上電復(fù)位。當(dāng)ｓｙｓＳＴＡＲＴ觸發(fā)時(shí)賦予系統(tǒng)初始標(biāo)識(shí)，系統(tǒng)資源（Ｔｏｋｅｎ）流動(dòng)使能。下面是具體的ＶＨＤＬ實(shí)體描述。 ＬＩＢＲＡＲＹ ＩＥＥＥ ＵＳＥ ＩＥＥＥ．ＳＴＤ＿ＬＯＧＩＣ＿１１６４．ＡＬＬ ……其它庫 ＥＮＴＩＴＹ ＭａｉｎＣｔｒｌ ＩＳ ＰＯＲＴｓｙｓＳＴＡＲＴ： ＩＮ 數(shù)據(jù)類型 事件：ＩＮ數(shù)據(jù)類型 條件：ＯＵＴ數(shù)據(jù)類型 ＥＮＤ ＭａｉｎＣｔｒｌ ＩＳ 構(gòu)造體部分定義了設(shè)計(jì)單元的具體構(gòu)造和操作（行為）。 Ｃ／Ｅ系統(tǒng)模型的拓?fù)浣Y(jié)構(gòu)直觀地表達(dá)了條件和事件間的約束機(jī)制。這種約束機(jī)制映射為控制器內(nèi)部各模塊之間的邏輯關(guān)系。根據(jù)控制器Ｃ／Ｅ系統(tǒng)模型的特點(diǎn)，可采用多進(jìn)程結(jié)構(gòu)描述Ｃ／Ｅ系統(tǒng)。進(jìn)程內(nèi)部順序執(zhí)行，進(jìn)程之間并發(fā)執(zhí)行。多進(jìn)程結(jié)構(gòu)是并行執(zhí)行進(jìn)程的網(wǎng)絡(luò)，多個(gè)進(jìn)程并發(fā)執(zhí)行。因此從Ｃ／Ｅ系統(tǒng)的拓?fù)浣Y(jié)構(gòu)，可將各進(jìn)程映射為Ｃ／Ｅ系統(tǒng)的各庫所狀態(tài)，從而能夠描述出各條件庫所間的異步并發(fā)關(guān)系。各進(jìn)程之間通過接口信號(hào)進(jìn)行通信。接口信號(hào)是由新變化的參量引導(dǎo)進(jìn)程產(chǎn)生的輸出結(jié)果。設(shè)計(jì)進(jìn)程的程序，使之產(chǎn)生的輸出結(jié)果成為新的庫所狀態(tài)，從而影響變遷觸發(fā)（ｆｉｒｅ）條件，以各進(jìn)程的輸出結(jié)果作為進(jìn)程間的通信接口信號(hào)。具體描述如下： ＡＲＣＨＩＴＥＣＴＵＲＥ ｂｅｈａｖ ＯＦ ＭａｉｎＣｔｒｌ ＩＳ ＢＥＧＩＮ 進(jìn)程Ｒｉ：ＰＲＯＣＥＳＳ（事件集） ｉ∈１，１４ ＢＥＧＩＮ Ｐｉ＜＝ 進(jìn)程Ｒｉ的輸出； …… ＥＮＤ ＰＲＯＣＥＳＳ Ｒｉ ．．．．．． ＥＮＤ ｂｅｈａｖ 沖突是由系統(tǒng)資源的共享產(chǎn)生的，與并發(fā)是一對(duì)對(duì)偶的概念１。在實(shí)際的Ｐｅｔｒｉ網(wǎng)模型中可能存在沖突Ｋ＝＜Ｐｉ，Ｔ１Ｔ２……，Ｍ＞，網(wǎng)系統(tǒng)自身并不提供解決沖突的方法。避免沖突的方法或措施有： （１）由用戶選擇，有沖突的地方通常是需要作出選擇和決策的地方。 （２）設(shè)置合適的觸發(fā)規(guī)則：確定性產(chǎn)生規(guī)則，如優(yōu)先級(jí)；不確定性產(chǎn)生規(guī)則，如發(fā)生概率。 （３）改變系統(tǒng)結(jié)構(gòu)，即改寫Ｐｅｔｒｉ網(wǎng)的關(guān)聯(lián)矩陣，增加共享資源回收。 ＶＨＤＬ語言中的并行語句同樣不能解決沖突問題。使用ＶＨＤＬ并行語句描述沖突時(shí)將導(dǎo)致資源的丟失。而使用ＶＨＤＬ語言中的順序語句，如進(jìn)程內(nèi)部的語句，采用設(shè)定不同優(yōu)先級(jí)的方法，可以解決Ｐｅｔｒｉ網(wǎng)中存在的沖突。本控制器Ｃ／Ｅ系統(tǒng)也存在沖突現(xiàn)象，如圖３所示。 對(duì)每個(gè)庫所Ｐｉ進(jìn)程的變化（Ｔｏｋｅｎ的有無），使用電平的高低來表征。事件發(fā)生與否，用脈沖出現(xiàn)與否表征。該Ｃ／Ｅ系統(tǒng)的結(jié)構(gòu)體共有１４個(gè)并行處理的進(jìn)程。根據(jù)對(duì)控制器進(jìn)行形式描述的思想，在進(jìn)程內(nèi)部采用下列結(jié)構(gòu)： 進(jìn)程Ｒｉ：ＰＲＯＣＥＳＳ（事件參數(shù)表） ｉ∈１，１４ …… ＩＦ＜條件表達(dá)式＞ ＴＨＥＮ ＜行為表達(dá)式＞ ＥＮＤ ＩＦ； ＥＮＤ ＰＲＯＣＥＳＳ 進(jìn)程Ｒｉ； 事件參數(shù)表（也稱敏感量）中事件觸發(fā)進(jìn)程的執(zhí)行過程是：在判斷事件的＜條件表達(dá)式＞為真后，順序執(zhí)行其后的＜行為表達(dá)式＞，由新變化的參量引導(dǎo)進(jìn)程產(chǎn)生輸出結(jié)果；執(zhí)行完進(jìn)程語句后，返回進(jìn)程的事件參數(shù)，等待事件集新的變化，引發(fā)進(jìn)程的再一次進(jìn)行，往復(fù)循環(huán)。 圖4 頂層模塊時(shí)序仿真 ４ 基于ＶＨＤＬ的仿真與ＣＰＬＤ實(shí)現(xiàn) ＶＨＤＬ語言設(shè)計(jì)技術(shù)齊全，方法靈活，支持廣泛，對(duì)系統(tǒng)硬件描述能力強(qiáng)，具有多層次描述系統(tǒng)硬件的能力，可以從系統(tǒng)的數(shù)學(xué)模型直到門級(jí)電路。對(duì)控制器的Ｐｅｔｒｉ網(wǎng)模型進(jìn)行ＶＨＤＬ程序設(shè)計(jì)后，利用綜合器進(jìn)行邏輯綜合和優(yōu)化，綜合后再經(jīng)仿真器進(jìn)行時(shí)序仿真，得到涉及器件硬件特性的仿真結(jié)果，其結(jié)果正確。最后下載到Ａｌｔｅｒａ系列的ＥＰＭ７１２８ＳＴＣ－６芯片上，從而實(shí)現(xiàn)視頻輸入卡邏輯控制器設(shè)計(jì)。行為仿真結(jié)果的仿真波形如圖４所示。 將Ｐｅｔｒｉ網(wǎng)與ＥＤＡ技術(shù)結(jié)合，對(duì)視頻輸入卡邏輯控制器用Ｐｅｔｒｉ網(wǎng)的Ｃ／Ｅ系統(tǒng)建模，并使用ＶＨＤＬ對(duì)協(xié)議的Ｃ／Ｅ系統(tǒng)模型進(jìn)行程序設(shè)計(jì)，最后由ＣＰＬＤ器件實(shí)現(xiàn)控制器模型，使之成為實(shí)際的邏輯控制電路。這為硬件電路的高層綜合設(shè)計(jì)提供了一種方法，也為軟件系統(tǒng)和硬件系統(tǒng)開辟了一條溝通的渠道。對(duì)于其它具有多因素、動(dòng)態(tài)和并發(fā)特點(diǎn)的系統(tǒng)，同樣可用Ｐｅｔｒｉ網(wǎng)建立模型，用ＣＰＬＤ器件對(duì)模型進(jìn)行仿真和實(shí)現(xiàn)。