高速PCB設(shè)計(jì)中的時(shí)序分析及仿真策略

摘要：詳細(xì)討論了在高速ＰＣＢ設(shè)計(jì)中最常見的公共時(shí)鐘同步（ＣＯＭＭＯＮ ＣＬＯＣＫ）和源同步（ＳＯＵＲＣＥ ＳＹＮＣＨＲＯＮＯＵＳ）電路的時(shí)序分析方法，并結(jié)合寬帶網(wǎng)交換機(jī)設(shè)計(jì)實(shí)例在ＣＡＤＥＮＣＥ仿真軟件平臺(tái)上進(jìn)行了信號(hào)完整性仿真及時(shí)序仿真，得出用于指導(dǎo)ＰＣＢ布局、布線約束規(guī)則的過程及思路。實(shí)踐證實(shí)在高速設(shè)計(jì)中進(jìn)行正確的時(shí)序分析及仿真對(duì)保證高速ＰＣＢ設(shè)計(jì)的質(zhì)量和速度十分必要。 關(guān)鍵詞：公共時(shí)鐘同步 源同步 信號(hào)完整性 時(shí)序 仿真 在網(wǎng)絡(luò)通訊領(lǐng)域，ＡＴＭ交換機(jī)、核心路由器、千兆以太網(wǎng)以及各種網(wǎng)關(guān)設(shè)備中，系統(tǒng)數(shù)據(jù)速率、時(shí)鐘速率不斷提高，相應(yīng)處理器的工作頻率也越來越高；數(shù)據(jù)、語音、圖像的傳輸速度已經(jīng)遠(yuǎn)遠(yuǎn)高于５００Ｍｂｐｓ，數(shù)百兆乃至數(shù)吉的背板也越來越普遍。數(shù)字系統(tǒng)速度的提高意味著信號(hào)的升降時(shí)間盡可能短，由數(shù)字信號(hào)頻率和邊沿速率提高而產(chǎn)生的一系列高速設(shè)計(jì)問題也變得越來越突出。當(dāng)信號(hào)的互連延遲大于邊沿信號(hào)翻轉(zhuǎn)時(shí)間的２０％時(shí)，板上的信號(hào)導(dǎo)線就會(huì)呈現(xiàn)出傳輸線效應(yīng)，這樣的設(shè)計(jì)就成為高速設(shè)計(jì)。高速問題的出現(xiàn)給硬件設(shè)計(jì)帶來了更大的挑戰(zhàn)，有許多從邏輯角度看來正確的設(shè)計(jì)，如果在實(shí)際ＰＣＢ設(shè)計(jì)中處理不當(dāng)就會(huì)導(dǎo)致整個(gè)設(shè)計(jì)失敗，這種情形在日益追求高速的網(wǎng)絡(luò)通信領(lǐng)域更加明顯。專家預(yù)測(cè)，在未來的硬件電路設(shè)計(jì)開銷方面，邏輯功能設(shè)計(jì)的開銷將大為縮減，而與高速設(shè)計(jì)相關(guān)的開銷將占總開銷的８０％甚至更多。高速問題已成為系統(tǒng)設(shè)計(jì)能否成功的重要因素之一。 因高速問題產(chǎn)生的信號(hào)過沖、下沖、反射、振鈴、串?dāng)_等將嚴(yán)重影響系統(tǒng)的正常時(shí)序，系統(tǒng)時(shí)序余量的減少迫使人們關(guān)注影響數(shù)字波形時(shí)序和質(zhì)量的各種現(xiàn)象。由于速度的提高使時(shí)序變得苛刻時(shí)，無論事先對(duì)系統(tǒng)原理理解得多么透徹，任何忽略和簡(jiǎn)化都可能給系統(tǒng)帶來嚴(yán)重的后果。在高速設(shè)計(jì)中，時(shí)序問題的影響更為關(guān)鍵，本文將專門討論高速設(shè)計(jì)中的時(shí)序分析及其仿真策略。 １ 公共時(shí)鐘同步的時(shí)序分析及仿真 在高速數(shù)字電路中，數(shù)據(jù)的傳輸一般都通過時(shí)鐘對(duì)數(shù)據(jù)信號(hào)進(jìn)行有序的收發(fā)控制。芯片只能按規(guī)定的時(shí)序發(fā)送和接收數(shù)據(jù)，過長(zhǎng)的信號(hào)延遲或信號(hào)延時(shí)匹配不當(dāng)都可能導(dǎo)致信號(hào)時(shí)序的違背和功能混亂。在低速系統(tǒng)中，互連延遲和振鈴等現(xiàn)象都可忽略不計(jì)，因?yàn)樵谶@種低速系統(tǒng)中信號(hào)有足夠的時(shí)間達(dá)到穩(wěn)定狀態(tài)。但在高速系統(tǒng)中，邊沿速率加快、系統(tǒng)時(shí)鐘速率上升，信號(hào)在器件之間的傳輸時(shí)間以及同步準(zhǔn)備時(shí)間都縮短，傳輸線上的等效電容、電感也會(huì)對(duì)信號(hào)的數(shù)字轉(zhuǎn)換產(chǎn)生延遲和畸變，再加上信號(hào)延時(shí)不匹配等因素，都會(huì)影響芯片的建立和保持時(shí)間，導(dǎo)致芯片無法正確收發(fā)數(shù)據(jù)、系統(tǒng)無法正常工作。 所謂公共時(shí)鐘同步，是指在數(shù)據(jù)的傳輸過程中，總線上的驅(qū)動(dòng)端和接收端共享同一個(gè)時(shí)鐘源，在同一個(gè)時(shí)鐘緩沖器（ＣＬＯＣＫ ＢＵＦＦＥＲ）發(fā)出同相時(shí)鐘的作用下，完成數(shù)據(jù)的發(fā)送和接收。圖１所示為一個(gè)典型的公共時(shí)鐘同步數(shù)據(jù)收發(fā)工作示意圖。圖１中，晶振ＣＲＹＳＴＡＬ產(chǎn)生輸出信號(hào)ＣＬＫ＿ＩＮ到達(dá)時(shí)鐘分配器ＣＬＯＣＫ ＢＵＦＦＥＲ，經(jīng)ＣＬＯＣＫ ＢＵＦＦＥＲ分配緩沖后發(fā)出兩路同相時(shí)鐘，一路是ＣＬＫＢ，用于ＤＲＩＶＥＲ的數(shù)據(jù)輸出；另一路是ＣＬＫＡ，用于采樣鎖存由ＤＲＩＶＥＲ發(fā)往ＲＥＣＥＩＶＥＲ的數(shù)據(jù)。時(shí)鐘ＣＬＫＢ經(jīng)Ｔｆｌｔ＿ＣＬＫＢ一段飛行時(shí)間（ＦＬＩＧＨＴ ＴＩＭＥ）后到達(dá)ＤＲＩＶＥＲ，ＤＲＩＶＥＲ內(nèi)部數(shù)據(jù)由ＣＬＫＢ鎖存經(jīng)過ＴＣＯ＿ＤＡＴＡ?xí)r間后出現(xiàn)在ＤＲＩＶＥＲ的輸出端口上，輸出的數(shù)據(jù)然后再經(jīng)過一段飛行時(shí)間Ｔｆｌｔ＿ＤＡＴＡ到達(dá)ＲＥＣＥＩＶＥＲ的輸入端口；在ＲＥＣＥＩＶＥＲ的輸入端口上，利用ＣＬＯＣＫ ＢＵＦＦＥＲ產(chǎn)生的另一個(gè)時(shí)鐘ＣＬＫＡ（經(jīng)過的延時(shí)就是ＣＬＫＡ?xí)r鐘飛行時(shí)間，即Ｔｆｌｔ＿ＣＬＫＡ）采樣鎖存這批來自ＤＲＩＶＥＲ的數(shù)據(jù)，從而完成ＣＯＭＭＯＮ ＣＬＯＣＫ一個(gè)時(shí)鐘周期的數(shù)據(jù)傳送過程。 以上過程表明，到達(dá)ＲＥＣＥＩＶＥＲ的數(shù)據(jù)是利用時(shí)鐘下一個(gè)周期的上升沿采樣的，據(jù)此可得到數(shù)據(jù)傳送所應(yīng)滿足的兩個(gè)必要條件：①ＲＥＣＥＩＶＥＲ輸入端的數(shù)據(jù)一般都有所要求的建立時(shí)間Ｔｓｅｔｕｐ，它表示數(shù)據(jù)有效必須先于時(shí)鐘有效的最小時(shí)間值，數(shù)據(jù)信號(hào)到達(dá)輸入端的時(shí)間應(yīng)該足夠早于時(shí)鐘信號(hào)，由此可得出建立時(shí)間所滿足的不等式；②為了成功地將數(shù)據(jù)鎖存到器件內(nèi)部，數(shù)據(jù)信號(hào)必須在接收芯片的輸入端保持足夠長(zhǎng)時(shí)間有效以確保信號(hào)正確無誤地被時(shí)鐘采樣鎖存，這段時(shí)間稱為保持時(shí)間，ＣＬＫＡ的延時(shí)必須小于數(shù)據(jù)的無效時(shí)間（ＩＮＶＡＬＩＤ），由此可得出保持時(shí)間所滿足的不等式。 １．１ 數(shù)據(jù)建立時(shí)間的時(shí)序分析 由第一個(gè)條件可知，數(shù)據(jù)信號(hào)必須先于時(shí)鐘ＣＬＫＡ到達(dá)接收端，才能正確地鎖存數(shù)據(jù)。在公共時(shí)鐘總線中，第一個(gè)時(shí)鐘周期的作用是將數(shù)據(jù)鎖存到ＤＲＩＶＥＲ的輸出端，第二個(gè)時(shí)鐘周期則將數(shù)據(jù)鎖存到ＲＥＣＥＩＶＥＲ的內(nèi)部，這意味著數(shù)據(jù)信號(hào)到達(dá)ＲＥＣＥＩＶＥＲ輸入端的時(shí)間應(yīng)該足夠早于時(shí)鐘信號(hào)ＣＬＫＡ。為了滿足這一條件，必須確定時(shí)鐘和數(shù)據(jù)信號(hào)到達(dá)ＲＥＣＥＩＶＥＲ的延時(shí)并保證滿足接收端建立時(shí)間的要求，任何比需要的建立時(shí)間多出來的時(shí)間量即為建立時(shí)間時(shí)序余量Ｔｍａｒｇｉｎ。在圖１的時(shí)序圖中，所有箭頭線路表示數(shù)據(jù)信號(hào)和時(shí)鐘信號(hào)在芯片內(nèi)部或傳輸線上產(chǎn)生的延時(shí)，在下面的箭頭線路表示從第一個(gè)時(shí)鐘邊沿有效至數(shù)據(jù)到達(dá)ＲＥＣＥＩＶＥＲ輸入端的總延時(shí)，在上面的箭頭線路表示接收時(shí)鐘ＣＬＫＡ的總延時(shí)。從第一個(gè)時(shí)鐘邊沿有效至數(shù)據(jù)到達(dá)ＲＥＣＥＩＶＥＲ輸入端的總延時(shí)為： ＴＤＡＴＡ＿ＤＥＬＡＹ＝ＴＣＯ＿ＣＬＫＢ＋Ｔｆｌｔ＿ＣＬＫＢ＋ＴＣＯ＿ＤＡＴＡ＋Ｔｆｌｔ＿ＤＡＴＡ 接收時(shí)鐘ＣＬＫＡ下一個(gè)周期的總延時(shí)為： ＴＣＬＫＡ＿ＤＥＬＡＹ＝ＴＣＹＣＬＥ＋ＴＣＯ＿ＣＬＫＡ＋Ｔｆｌｔ＿ＣＬＫＡ 要滿足數(shù)據(jù)的建立時(shí)間則必須有： ＴＣＬＫＡ＿ＤＥＬＡＹ＿ＭＩＮ－ＴＤＡＴＡ＿ＤＥＬＡＹ＿ＭＡＸ－Ｔｓｅｔｕｐ－Ｔｍａｒｇｉｎ＞０ 展開并考慮時(shí)鐘的抖動(dòng)Ｔｊｉｔｔｅｒ等因素整理后得到： ＴＣＹＣＬＥ＋(ＴＣＯ＿ＣＬＫＡ＿ＭＩＮ－ＴＣＯ＿ＣＬＫＢ＿ＭＡＸ)＋(Ｔｆｌｔ＿ＣＬＫＡ＿ＭＩＮ－Ｔｆｌｔ＿ＣＬＫＢ＿ＭＡＸ)－ＴＣＯ＿ＤＡＴＡ＿ＭＡＸ－Ｔｆｌｔ＿ＤＡＴＡ＿ＳＥＴＴＬＥ＿ＤＥＬＡＹ＿ＭＡＸ－Ｔｊｉｔｔｅｒ－Ｔｓｅｔｕｐ－Ｔｍａｒｇｉｎ＞０ （１） 式（１）中ＴＣＹＣＬＥ為時(shí)鐘的一個(gè)時(shí)鐘周期；第一個(gè)括號(hào)內(nèi)是時(shí)鐘芯片ＣＬＯＣＫ ＢＵＦＦＥＲ輸出時(shí)鐘ＣＬＫＡ、ＣＬＫＢ之間的最大相位差，即手冊(cè)上稱的ｏｕｔｐｕｔ－ｏｕｔｐｕｔ ｓｋｅｗ；第二個(gè)括號(hào)內(nèi)則是ＣＬＯＣＫ ＢＵＦＦＥＲ芯片輸出的兩個(gè)時(shí)鐘ＣＬＫＡ、ＣＬＫＢ分別到達(dá)ＲＥＣＥＩＶＥＲ和ＤＲＩＶＥＲ的最大延時(shí)差。式（１）中ＴＣＯ＿ＤＡＴＡ是指在一定的測(cè)試負(fù)載和測(cè)試條件下，從時(shí)鐘觸發(fā)開始到數(shù)據(jù)出現(xiàn)在輸出端口并到達(dá)測(cè)試電壓Ｖｍｅａｓ（或ＶＲＥＦ）閾值的時(shí)間間隔，ＴＣＯ＿ＤＡＴＡ的大小與芯片內(nèi)部邏輯延時(shí)、緩沖器ＯＵＴＰＵＴ ＢＵＦＦＥＲ特性、輸出負(fù)載情況都有直接關(guān)系，ＴＣＯ可在芯片數(shù)據(jù)手冊(cè)中查得。 由公式（１）可知，可調(diào)部分實(shí)際只有兩項(xiàng)：Ｔｆｌｔ＿ＣＬＫＢ＿ＭＩＮ－Ｔｆｌｔ＿ＣＬＫＢ＿ＭＡＸ和Ｔｆｌｔ＿ＤＡＴＡ＿ＳＥＴＴＬＥ＿ＤＥＬＡＹ＿ＭＡＸ。單從滿足建立時(shí)間而言，Ｔｆｌｔ＿ＣＬＫＡ＿ＭＩＮ應(yīng)盡可能大，而Ｔｆｌｔ＿ＣＬＫＢ＿ＭＡＸ和Ｔｆｌｔ＿ＤＡＴＡ＿ＳＥＴＴＬＥ＿ＤＥＬＡＹ＿ＭＡＸ則要盡可能小。實(shí)質(zhì)上，就是要求接收時(shí)鐘來得晚一點(diǎn)，數(shù)據(jù)來得早一點(diǎn)。 １．２ 數(shù)據(jù)保持時(shí)間的時(shí)序分析 為了成功地將數(shù)據(jù)鎖存到器件內(nèi)部，數(shù)據(jù)信號(hào)必須在接收芯片的輸入端保持足夠長(zhǎng)時(shí)間有效以確保信號(hào)正確無誤地被時(shí)鐘采樣鎖存，這段時(shí)間稱為保持時(shí)間。在公共時(shí)鐘總線中，接收端緩沖器利用第二個(gè)時(shí)鐘邊沿鎖存數(shù)據(jù)，同時(shí)在驅(qū)動(dòng)端把下一個(gè)數(shù)據(jù)鎖存到數(shù)據(jù)發(fā)送端。因此為了滿足接收端保持時(shí)間，必須保證有效數(shù)據(jù)在下一個(gè)數(shù)據(jù)信號(hào)到達(dá)之前鎖存到接收端觸發(fā)器中，這就要求接收時(shí)鐘ＣＬＫＡ的延時(shí)要小于接收數(shù)據(jù)信號(hào)的延時(shí)。由圖１中的時(shí)序關(guān)系圖中，可以得到時(shí)鐘ＣＬＫＡ的延時(shí)： ＴＣＬＫＡ＿ＤＥＬＡＹ＝ＴＣＯ＿ＣＬＫＡ＋Ｔｆｌｔ＿ＣＬＫＡ 而數(shù)據(jù)延時(shí)： ＴＤＡＴＡ＿ＤＥＬＡＹ＝ＴＣＯ＿ＣＬＫＢ＋Ｔｆｌｔ＿ＣＬＫＢ＋ＴＣＯ＿ＤＡＴＡ＋Ｔｆｌｔ＿ＤＡＴＡ＿ＳＷＩＴＣＨ＿ＤＥＬＡＹ 若要滿足數(shù)據(jù)的保持時(shí)間，則必須有： ＴＤＡＴＡ＿ＤＥＬＡＹ＿ＭＩＮ－ＴＣＬＫＡ＿ＤＥＬＡＹ＿ＭＡＸ－Ｔｈｏｌｄ－Ｔｍａｒｇｉｎ＞０ 展開、整理并考慮時(shí)鐘抖動(dòng)Ｔｊｉｔｔｅｒ等因素，可得如下關(guān)系： (ＴＣＯ＿ＣＬＫＢ＿ＭＩＮ－ＴＣＯ＿ＣＬＫＡ＿ＭＡＸ)＋(Ｔｆｌｔ＿ＣＬＫＢ＿ＭＩＮ－Ｔｆｌｔ＿ＣＬＫＡ＿ＭＡＸ)＋ＴＣＯ＿ＤＡＴＡ＿ＭＩＮ＋Ｔｆｌｔ＿ＤＡＴＡ＿ＳＷＩＴＣＨ＿ＤＥＬＡＹ＿ＭＩＮ－Ｔｈｏｌｄ－Ｔｍａｒｇｉｎ－Ｔｊｉｔｔｅｒ＞０２ 式（２）中，第一個(gè)括號(hào)內(nèi)仍然是時(shí)鐘芯片ＣＬＯＣＫ ＢＵＦＦＥＲ輸出時(shí)鐘之間的最大相位差；第二個(gè)括號(hào)內(nèi)繼續(xù)可以理解為時(shí)鐘芯片輸出的兩個(gè)時(shí)鐘ＣＬＫＡ、ＣＬＫＢ分別到達(dá)ＲＥＣＥＩＶＥＲ和ＤＲＩＶＥＲ的最大延時(shí)差；要滿足數(shù)據(jù)的保持時(shí)間，實(shí)際可調(diào)整的部分也只有兩項(xiàng)，即Ｔｆｌｔ＿ＣＬＫＢ＿ＭＩＮ－Ｔｆｌｔ＿ＣＬＫＡ＿ＭＡＸ和Ｔｆｌｔ＿ＤＡＴＡ＿ＳＷＩＴＣＨ＿ＤＥＬＡＹ＿ＭＩＮ。單從滿足保持時(shí)間的角度而言，Ｔｆｌｔ＿ＣＬＫＢ＿ＭＩＮ和Ｔｆｌｔ＿ＤＡＴＡ＿ＳＷＩＴＣＨ＿ＤＥＬＡＹ＿ＭＩＮ應(yīng)盡可能大，而Ｔｆｌｔ＿ＣＬＫＡ＿ＭＡＸ則要盡可能小。也就是說，若欲滿足保持時(shí)間，就要使接收時(shí)鐘早點(diǎn)來，而數(shù)據(jù)則要晚點(diǎn)無效（ｉｎｖａｌｉｄ）。 為了正確無誤地接收數(shù)據(jù)，必須綜合考慮數(shù)據(jù)的建立時(shí)間和保持時(shí)間，即同時(shí)滿足（１）式和（２）式。分析這兩個(gè)不等式可以看出，調(diào)整的途徑只有三個(gè)：發(fā)送時(shí)鐘延時(shí)、接收時(shí)鐘延時(shí)和數(shù)據(jù)的延時(shí)。調(diào)整方案可這樣進(jìn)行：首先假定發(fā)送時(shí)鐘延時(shí)嚴(yán)格等于接收時(shí)鐘延時(shí)，即Ｔｆｌｔ＿ＣＬＫＡ＿ＭＩＮ－Ｔｆｌｔ＿ＣＬＫＢ＿ＭＡＸ＝０和Ｔｆｌｔ＿ＣＬＫＢ＿ＭＩＮ－Ｔｆｌｔ＿ＣＬＫＡ＿ＭＡＸ＝０（后文將對(duì)這兩個(gè)等式的假設(shè)產(chǎn)生的時(shí)序偏差進(jìn)行考慮），然后通過仿真可以得出數(shù)據(jù)的延時(shí)范圍，如果數(shù)據(jù)延時(shí)無解則返回上述兩個(gè)等式，調(diào)整發(fā)送時(shí)鐘延時(shí)或接收時(shí)鐘延時(shí)。下面是寬帶網(wǎng)交換機(jī)中ＧＬＩＮＫ總線公共時(shí)鐘同步數(shù)據(jù)收發(fā)的例子：首先假定發(fā)送時(shí)鐘延時(shí)嚴(yán)格等于接收時(shí)鐘延時(shí)，然后確定數(shù)據(jù)的延時(shí)范圍，代入各參數(shù)，（１）和（２）式分別變?yōu)椋?１．５－Ｔｆｌｔ＿ＤＡＴＡ＿ＳＥＴＴＬＥ＿ＤＥＬＡＹ＿ＭＡＸ－Ｔｍａｒｇｉｎ＞０ ０．５＋Ｔｆｌｔ＿ＤＡＴＡ＿ＳＷＩＴＣＨ＿ＤＥＬＡＹ＿ＭＩＮ－Ｔｍａｒｇｉｎ＞０ 在不等式提示下，結(jié)合ＰＣＢ布局實(shí)際，確定Ｔｆｌｔ＿ＤＡＴＡ＿ＳＥＴＴＬＥ＿ＤＥＬＡＹ＿ＭＡＸ＜１．１；Ｔｆｌｔ＿ＤＡＴＡ＿ＳＷＩＴＣＨ＿ＤＥＬＡＹ＿ＭＩＮ ＞－０．１，剩下０．４ｎｓ的余量分配給了兩個(gè)時(shí)鐘的時(shí)差和Ｔｍａｒｇｉｎ。在ＳＰＥＣＣＴＲＡＱＵＥＳＴ中提取拓?fù)洳⑦M(jìn)行信號(hào)完整性仿真，進(jìn)而確定各段線長(zhǎng)及拓?fù)浣Y(jié)構(gòu)。對(duì)此結(jié)構(gòu)（共１２種組合）進(jìn)行全掃描仿真，得到Ｔｆｌｔ＿ＤＡＴＡ＿ＳＥＴＴＬＥ＿ＤＥＬＡＹ＿ＭＡＸ＝１．０８２５ Ｔｆｌｔ＿ＤＡＴＡ＿ＳＷＩＴＣＨ＿ＤＥＬＡＹ＿ＭＩＮ ＝－０．０８３５００４，符合確定的１．１和 －０．１的范圍指標(biāo)。由此可以得出ＧＬＩＮＫ總線數(shù)據(jù)線的約束規(guī)則：①匹配電阻到發(fā)送端的延時(shí)不應(yīng)大于０．１ｎｓ； ②數(shù)據(jù)線必須以０．１ｎｓ進(jìn)行匹配，即每個(gè)數(shù)據(jù)線都必須在０．６５ｎｓ～０．７５ｎｓ之間。有了上述的約束規(guī)則就可以指導(dǎo)布線了。 下面再考慮硬性規(guī)定Ｔｆｌｔ＿ＣＬＫＡ＿ＭＩＮ－Ｔｆｌｔ＿ＣＬＫＢ＿ＭＡＸ＝０和Ｔｆｌｔ＿ＣＬＫＢ＿ＭＩＮ－Ｔｆｌｔ＿ＣＬＫＡ＿ＭＡＸ＝０帶來的影響。事先約束發(fā)送時(shí)鐘和接收時(shí)鐘完全等長(zhǎng)（在實(shí)際操作中以０．０２ｎｓ進(jìn)行匹配）在ＣＡＤＥＮＣＥ環(huán)境下，進(jìn)行時(shí)鐘仿真，得到結(jié)果：｜Ｔｆｌｔ＿ＣＬＫＡ＿ＭＩＮ－Ｔｆｌｔ＿ＣＬＫＢ＿ＭＡＸ｜＜０．２和｜Ｔｆｌｔ＿ＣＬＫＢ＿ＭＩＮ－Ｔｆｌｔ＿ＣＬＫＡ＿ＭＡＸ｜＜０．２?？梢娏艚oＴｍａｒｇｉｎ的余量為０．２ｎｓ。 最終的仿真結(jié)果是：① 匹配電阻到發(fā)送端的延時(shí)不應(yīng)大于０．１ｎｓ；②數(shù)據(jù)線以０．１ｎｓ進(jìn)行匹配，即每個(gè)數(shù)據(jù)線都必須在０．６５ｎｓ～０．７５ｎｓ之間；③發(fā)送時(shí)鐘和接收時(shí)鐘以０．０２ｎｓ匹配等長(zhǎng)；④Ｔｍａｒｇｉｎ＝０．２ｎｓ。有了上述拓?fù)浣Y(jié)構(gòu)樣板和約束規(guī)則就可以將ＳＰＥＣＣＴＲＡＱＵＥＳＴ或ＡＬＬＥＧＲＯ導(dǎo)入到ＣＯＮＳＴＲＡＩＮＳ ＭＡＮＡＧＥＲ中。當(dāng)這些設(shè)計(jì)約束規(guī)則設(shè)置好后，就可以利用自動(dòng)布線器進(jìn)行規(guī)則驅(qū)動(dòng)自動(dòng)布線或人工調(diào)線。 圖3 仿真波形 ２ 源同步時(shí)序關(guān)系及仿真實(shí)例 所謂源同步就是指時(shí)鐘選通信號(hào)ＣＬＫ由驅(qū)動(dòng)芯片伴隨發(fā)送數(shù)據(jù)一起發(fā)送，它并不象公共時(shí)鐘同步那樣采用獨(dú)立的時(shí)鐘源。在源同步數(shù)據(jù)收發(fā)中，數(shù)據(jù)首先發(fā)向接收端，經(jīng)稍短時(shí)間選通時(shí)鐘再發(fā)向接收端用于采樣鎖存這批數(shù)據(jù)。其示意圖如圖２所示。源同步的時(shí)序分析較公共時(shí)鐘同步較為簡(jiǎn)單，分析方法很類似，下面直接給出分析公式： 建立時(shí)間：Ｔｖｂ＿ｍｉｎ＋(Ｔｆｌｔ＿ｃｌｋ＿ｍｉｎ－Ｔｆｌｔ＿ｄａｔａ＿ｓｅｔｔｌｅ＿ｄｅｌａｙ＿ｍａｘ)－Ｔｓｅｔｕｐ－Ｔｍａｒｇｉｎ＞０ 保持時(shí)間：Ｔｖａ＿ｍｉｎ＋(Ｔｆｌｔ＿ｄａｔａ＿ｓｗｉｔｃｈ＿ｄｅｌａｙ ｍｉｎ－Ｔｆｌｔ＿ｃｌｋ ＿ｍａｘ)－Ｔｈｏｌｄ－Ｔｍａｒｇｉｎ＞０ 其中，Ｔｖｂ為驅(qū)動(dòng)端的建立時(shí)間，表示驅(qū)動(dòng)端數(shù)據(jù)在時(shí)鐘有效前多少時(shí)間有效；Ｔｖａ為發(fā)送端的保持時(shí)間，表示驅(qū)動(dòng)端數(shù)據(jù)在時(shí)鐘有效后保持有效的時(shí)間；其他參量含義同前。下面以通信電路中很常見的ＴＢＩ接口為例介紹源同步時(shí)序分析及仿真過程。ＴＢＩ接口主要包括發(fā)送時(shí)鐘和１０ｂｉｔ的發(fā)送數(shù)據(jù)、兩個(gè)接收時(shí)鐘和１０ｂｉｔ接收數(shù)據(jù)。ＲＢＣ０、ＲＢＣ１為兩個(gè)接收時(shí)鐘，在千兆以太網(wǎng)中，這兩個(gè)時(shí)鐘頻率為６２．５ＭＨｚ，相差為１８０%26;#176;，兩個(gè)時(shí)鐘的上升沿輪流用于鎖存數(shù)據(jù)。根據(jù)數(shù)據(jù)手冊(cè)的時(shí)序參數(shù)，代入上式可得： ２．５＋Ｔｆｌｔ＿ｃｌｋ ＿ｍｉｎ－Ｔｆｌｔ＿ｄａｔａ＿＿ｓｅｔｔｌｅ＿ｄｅｌａｙ＿ｍａｘ－１－Ｔｍａｒｇｉｎ＞０ １．５＋Ｔｆｌｔ＿ｄａｔａ＿＿ｓｗｉｔｃｈ＿ｄｅｌａｙ ｍｉｎ－Ｔｆｌｔ＿ｃｌｋ ＿ｍａｘ－０．５－Ｔｍａｒｇｉｎ＞０ 仿照前述分析方法：假設(shè)時(shí)鐘、數(shù)據(jù)信號(hào)線的飛行時(shí)間嚴(yán)格相等，即時(shí)鐘和數(shù)據(jù)完全匹配，然后分析它們不匹配帶來的影響。上式變?yōu)棣?１．５－Ｔｍａｒｇｉｎ＞０ １－Ｔｍａｒｇｉｎ＞０ 可見，無論是建立時(shí)間還是保持時(shí)間都有很大的余量。經(jīng)過仿真，發(fā)現(xiàn)數(shù)據(jù)和時(shí)鐘完全匹配等長(zhǎng)（以０．０２ｎｓ匹配為例），仍有０．３ｎｓ的差別，即， Ｔｆｌｔ＿ｃｌｋ＿ｍｉｎ－Ｔｆｌｔ＿ｄａｔａ＿ｓｅｔｔｌｅ＿ｄｅｌａｙ＿ｍａｘ＜０．３ Ｔｆｌｔ＿ｄａｔａ＿ｓｗｉｔｃｈ＿ｄｅｌａｙ ｍｉｎ－Ｔｆｌｔ＿ｃｌｋ＿ｍａｘ＜０．３ 取Ｔｍａｒｇｉｎ＝０．５ｎｓ得到時(shí)鐘和數(shù)據(jù)的匹配為０．２ｎｓ，即數(shù)據(jù)和時(shí)鐘的長(zhǎng)度匹配不應(yīng)超過０．２ｎｓ。 在實(shí)際仿真中首先就時(shí)鐘和數(shù)據(jù)的信號(hào)完整性進(jìn)行分析仿真，通過適當(dāng)?shù)亩私悠ヅ涞玫捷^好的接收波形。圖３是一組無源端匹配和有源端匹配時(shí)鐘線的不同仿真波形比較，從中可以看出首先進(jìn)行信號(hào)完整性仿真的必要性。 在公共時(shí)鐘同步中，數(shù)據(jù)的發(fā)送和接收必須在一個(gè)時(shí)鐘周期內(nèi)完成。同時(shí)器件的延時(shí)和ＰＣＢ走線的延遲也限制了公共時(shí)鐘總線的最高理論工作頻率。故公共時(shí)鐘同步一般用于低于２００ＭＨｚ～３００ＭＨｚ的傳輸速率，高于這個(gè)速率的傳輸，一般應(yīng)引入源同步技術(shù)。源同步技術(shù)工作在相對(duì)的時(shí)鐘系統(tǒng)下，采用數(shù)據(jù)和時(shí)鐘并行傳輸，傳輸速率主要由數(shù)據(jù)和時(shí)鐘信號(hào)間的時(shí)差決定，這樣可以使系統(tǒng)達(dá)到更高的傳輸速率。筆者通過對(duì)寬帶以太網(wǎng)交換機(jī)主機(jī)和子卡板進(jìn)行信號(hào)完整性分析、時(shí)序分析及其仿真，大大縮短了產(chǎn)品的設(shè)計(jì)周期，通過分析仿真有效地解決了高速設(shè)計(jì)中出現(xiàn)的信號(hào)完整性、時(shí)序等方面的問題，充分保證了設(shè)計(jì)的質(zhì)量和設(shè)計(jì)速度，真正做到了ＰＣＢ板的一次通過。主板和子卡板目前已經(jīng)通過調(diào)試，并順利轉(zhuǎn)產(chǎn)。