帶有48字節(jié)RAM的日歷時(shí)鐘芯片的設(shè)計(jì)
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這是一個(gè)同步時(shí)序電路的設(shè)計(jì)，所以保證正確的時(shí)序是設(shè)計(jì)的關(guān)鍵，本設(shè)計(jì)中有四個(gè)時(shí)鐘： （1）系統(tǒng)時(shí)鐘clksys,是外部微控制器提供的時(shí)鐘信號，用作寄存器讀、寫時(shí)鐘信號； （2）測試時(shí)鐘clktest，是整個(gè)芯片的測試時(shí)鐘信號，一般限于廠家使用。 （3）時(shí)基時(shí)鐘clk32，定時(shí)方式時(shí)，外部石英晶振提供的32.768kHz振蕩信號經(jīng)過256分頻后得到時(shí)鐘信號（evt128），作為RAM前16字節(jié)特殊寄存器的同步時(shí)鐘信號。 （4）計(jì)數(shù)時(shí)鐘clkevt，計(jì)數(shù)模式時(shí)的外部計(jì)數(shù)脈沖信號。 圖3是日歷時(shí)鐘頂層模塊端口示意圖，讀選通信號w、寫選通信號r、片選信號csn和RAM地址控制信號addr[5:0]是由外部微處理器提供的。當(dāng)寫信號w為真時(shí)，將輸入數(shù)據(jù)datin[7:0]寫入存儲(chǔ)器被選中的地址；當(dāng)讀信號r為真時(shí)，將從存儲(chǔ)器被選中的地址中輸出數(shù)據(jù)datu[7:0]。當(dāng)滿足下面兩個(gè)條件之一時(shí)，中斷請求信號intz輸出低電平：①00H單元中的第0位為1，并且08H單元的第3位為1。 由于篇幅有限，在這里只寫出頂層模塊rtc的部分設(shè)計(jì)程序，具體如下： ‵timescale 10ns/10ps //模擬時(shí)間定標(biāo)； module rtc (clktest,clksys,clk32,clkevt,csn,rstz,w,r, addr,datin, datu, intz); input clktest,clkysy,clk32,clkevt,csn,rstz,w,r; //輸入輸出端口說話 input[7:0] datin; input[5:0] addr; output[7:0] datu; output intz; reg[7:0] datu; //設(shè)定變量的數(shù)據(jù)結(jié)構(gòu)； ctl_status c0 ( clksys,evt128,rstz,w,cs00,……); //調(diào)用00H單元子模塊； sec128 c1 (clksys, clktest, evt128, rstz,……)； //調(diào)用01H單元子模塊； sec c2 (clksys, evt128, clktest,rstz,……)； //調(diào)用02H單元子模塊； …… int c20 ( timer_flag,alarm_flag,……)； //調(diào)用產(chǎn)生中斷模塊； always @ ( addr or stop_soft or ) begin if(cs %26;amp; r) begin //根據(jù)控制地址信號而輸出RAM中各寄存器的數(shù)據(jù)； case (addr) 0:datu={stop_soft,hold_flag,func_mode,mask_flag,alarm_en,alarm_flag,time_flag}; 1:datu=data_latch[15:8]; …… 47:datu=data_ram[255:248]; default:datu=8‵h00; endcase end else datu=8‵h00; end endmodule 在頂層模塊中調(diào)用了根據(jù)不同功能而編寫的20個(gè)子模塊，如ctl_status.v、sec.v和ram.v等。其中RAM存儲(chǔ)器的1F～2FH單元是模擬電路，要用全定制的方法生成。而在數(shù)字集成電路設(shè)計(jì)中，仿真時(shí)經(jīng)常要用到存儲(chǔ)器的行為模型，這里給出的行為模型ram.v用于仿真。
3 利用EDA工具進(jìn)行系統(tǒng)仿真 設(shè)計(jì)人員利用先進(jìn)的EDA工具作為測試平臺，以驗(yàn)證數(shù)字電子系統(tǒng)設(shè)計(jì)模塊的邏輯功能和時(shí)序功能。雖然不同的EDA工具提供的平臺不同，但都可以對被測試對象加載激勵(lì)信號，并通過波形輸出、文件記錄輸出等方式觀察和比較仿真結(jié)果。加載激勵(lì)信號需要設(shè)計(jì)人員設(shè)計(jì)測試程序（TestBench）[3]，對于較大規(guī)模的系統(tǒng)設(shè)計(jì)，測試程序的設(shè)計(jì)有時(shí)比本身的程序設(shè)計(jì)還要復(fù)雜。 在本文的設(shè)計(jì)中，首先對每一個(gè)子模塊設(shè)計(jì)一個(gè)測試程序，單獨(dú)進(jìn)行邏輯仿真，然后再設(shè)計(jì)一個(gè)測試程序?qū)φ麄€(gè)設(shè)計(jì)進(jìn)行邏輯仿真。由于篇幅有限，在這里僅寫出sec.v的部分測試程序，具體如下： ‵timescale 10ns/10ps module sec_test; reg clksys,evt128,clktest,carry_sec128,rstz,datin,datoout,w; reg[7:0]datin,datout; reg[1:0]func_mode; sec c2 (clksys,evt128,clktest,carry_sec128,rstz,datin, datout,func_mode,w,); always #10 clksys = ～ clksys; always #30 evt128 = ～ evt128; always #50 clktest = ～ clktest; always #80 carry_sec128 = ～ carry_sec128; //產(chǎn)生輸入激勵(lì)； initial begin rstz = 0; #90 rstz = 1; end //產(chǎn)生復(fù)位信號 initial begin w = 0; #100 w = 1; #5 w = 0; #1100 w = 1; #5 w = 0; end //產(chǎn)生寫信號 initial begin func_mode= 0 ; #1000 func_mode = 1; end //功能模式的選擇； initial begin datin= 0 ; #20 datin = 00100101h; #1000 datin = 00010010; end //輸入數(shù)據(jù)； always @ (func_mode or datin of datout) ﹩ display ("At time %t,func_mode=%b,datin is %b% b,datout is %b",﹩time,func_mode,datin,datout); //輸出模擬結(jié)果。 利用Synopsys公司的仿真工具VCS進(jìn)行仿真，無論在功能上還是在時(shí)序上，都完全符合要求。 4 利用EDA工具進(jìn)行綜合和優(yōu)化 綜合是利用芯片制造商提供的基于電路單元（綜合庫）實(shí)現(xiàn)用硬件描述語言描述的電路功能?，F(xiàn)在許多優(yōu)秀的綜合工具都能借助現(xiàn)有的綜合庫將Verilog HDL源代碼進(jìn)行綜合，轉(zhuǎn)化成門級電路圖，并且可以根據(jù)設(shè)計(jì)者施加的約束條件對電路進(jìn)行優(yōu)化，產(chǎn)生面積或者速度達(dá)到最優(yōu)的結(jié)構(gòu)，并生成相應(yīng)的邏輯網(wǎng)表以供后端設(shè)計(jì)使用。 綜合時(shí)要進(jìn)行延時(shí)計(jì)算和設(shè)計(jì)規(guī)則檢查，需要設(shè)置的相關(guān)內(nèi)容主要包括：操作環(huán)境、導(dǎo)線負(fù)載模型、設(shè)計(jì)約束、設(shè)計(jì)規(guī)則約束。通常情況，設(shè)計(jì)者要先編輯一個(gè)包括這些設(shè)置的腳本文件（例如本文編輯的腳本文件rtc.tcl），啟動(dòng)邏輯綜合工具DC后就可，執(zhí)行文件中的各條指令了。綜合的過程如圖4所示。下面利用日歷時(shí)鐘實(shí)例簡單介紹這一過程。 （1）建立設(shè)計(jì)環(huán)境 臺灣旺宏公司的0.35μm CMOS標(biāo)準(zhǔn)單元綜合庫slow.db和fast.db包含了與非、或非、非門等基本邏輯單元，還有選擇器、與或非、或與非等較復(fù)雜的組合邏輯以及DFF（D觸發(fā)器）等時(shí)序邏輯單元。利用該庫可以這樣來建立環(huán)境： set target_library {slow.db fast.db} set link_library {*slow.db fast.db} set search_path "/home/tools/synopsys/library" (2)讀入HDL描述 如果讀入多個(gè)模塊，首先應(yīng)該讀入的是頂層模塊。要將當(dāng)前的設(shè)計(jì)設(shè)置為頂層模塊，可以這樣來設(shè)置： read_verilog "home/design/rtl/rtc.v" read_verilog "home/design/rtl/see.v" current_design rtc (3)定義環(huán)境變量 環(huán)境變量輸出網(wǎng)表和輸出報(bào)告等路徑設(shè)置可以這樣來定義： netlist_path = "home/design/netlist" report_path = "home/design/report" (4)定義性能約束、時(shí)序約束和面積約束 性能約束主要包括創(chuàng)建時(shí)鐘、輸入延遲和輸出延遲等；綜合的目標(biāo)是得到最小的面積。可以這樣來設(shè)置： creat_clock-period 70-name my_clock [get_ports clksys] set ex_clk[remove_from_collection[all_inputs][get_ports clksys] set_input_delay 4 -clock my_clock ﹩ex_clk set_output_delay 3 -clock my_clock [all_outputs] set_max_area 1 (5)編譯 用compile命令進(jìn)行編譯即可。
（6）寫門級網(wǎng)表 綜合后的門級網(wǎng)表可以用edif文件形式保存，也可以用.V文件形式存放，采用如下命令： write-format verilog-hierarchy-output $netlist_path/rtc.vg 此外，還需要保存延時(shí)信息，以便綜合后仿真，延時(shí)信息一般放在.sdf文件中，采用如下命令： write_sdf ﹩netlist_path/rtc.sdf-version 1.4 (7)給出報(bào)告 可以報(bào)告綜合出的面積、時(shí)序信息、違反約束路徑以及單元的個(gè)數(shù)等，并存放到定義的目錄文件中，下面舉幾個(gè)例子： report_area >$report_path/area.rpt report_timing >$report_path/timing.rpt report_constraint-verbose-all_violators $report_path/constrain.rpt 利用Synopsys公司的邏輯綜合工具DC[4]進(jìn)行綜合和優(yōu)化非常成功。 本文設(shè)計(jì)主要描述帶有48字節(jié)RAM的日歷時(shí)鐘芯片的邏輯設(shè)計(jì)過程，并對其成功地進(jìn)行了代碼編寫、仿真和綜合，版圖設(shè)計(jì)等。當(dāng)然，本邏輯設(shè)計(jì)不是一蹴而就的。在此過程中，對各種異常情況都需要認(rèn)真分析和反復(fù)調(diào)試。
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