影響MOSFET性能的一些因素

　　在追求不斷提高能效的過程中，MOSFET的芯片和封裝也在不斷改進。盡管四十多年來我們對這種器件有了很多了解，但目前將它們有效地應用于電源產(chǎn)品依然面臨挑戰(zhàn)。根據(jù)具體應用建立FET性能模型并采用電子表格記錄數(shù)據(jù)的經(jīng)驗豐富的設計人員，亦未能從熟悉的模型中獲得滿意的結果。

　　除了器件結構和加工工藝，MOSFET的性能還受其他幾個周圍相關因素的影響。這些因素包括封裝阻抗、印刷電路板（PCB）布局、互連線寄生效應和開關速度。事實上，真正的開關速度取決于其他幾個因素，例如切換的速度和保持柵極控制的能力，同時抑制柵極驅(qū)動回路電感帶來的影響。同樣，低柵極閾值還會加重Ldi/dt問題。

　　正因為了解電路中晶體管的性能很重要，所以我們將選用半橋拓撲。這種拓撲是電力電子裝置最常用的拓撲之一。這些例子重點介紹了同步壓降轉(zhuǎn)換器——一個半橋拓撲的具體應用。

　　共源極電感效應

　　圖1為具備雜散電感和電阻（由封裝鍵合線、引線框以及電路板布局和互連線帶來）等寄生效應的半橋電路。共源電感（CSI）傾向于降低控制FET（高邊FET）的導通和關斷速度。如果與柵極驅(qū)動串聯(lián)，通過CSI的電壓加至柵極驅(qū)動上，可使FET處于導通狀態(tài)（條件：V = -Ldi/dt），從而延遲晶體管的關斷。這也會增大控制FET的功耗，如圖2所示。

　　更高的功耗會導致轉(zhuǎn)換效率降低。另外，由于雜散電感，電路出現(xiàn)尖峰電壓的可能性很高。如果這些尖峰電壓超過器件的額定值，可能會引起故障。

　　為了消除或使這種寄生電感最小化，設計人員必須采用類似無引腳或接線柱的DirecFET等封裝形式，并采用使互連線阻抗最小化的布局。與標準封裝不同，DirecFET無鍵合線或引線框。因此，它可極大地降低導通電阻，同時大幅降低開關節(jié)點的振鈴，抑制開關損耗?！　?strong>緩和C dv/dt感應導通

　　影響性能的另一個因素是C dv/dt感應導通（和由此產(chǎn)生的擊穿）。C dv/dt通過柵漏電容CGD的反饋作用（引起不必要的低邊FET導通），使低邊（或同步）FET出現(xiàn)柵極尖峰電壓。

　　實際上，當Q2的漏源極的電壓升高時，電流就會經(jīng)由柵漏電容CGD 流入總柵極電阻RG ，如圖3（a）所示。因此，它會導致同步FET Q2的柵極出現(xiàn)尖峰電壓。當該柵極電壓超出規(guī)定的閾值時，它就會被迫導通。圖3（b）顯示的，正是在圖3（a）所示 典型同步壓降轉(zhuǎn)換器拓撲中，同步FET Q2在這種工作模式下的主要波形。

　　若要準確地確定低邊或同步MOSFET Q2的這種現(xiàn)象帶來的功耗，需要對其漏源電壓VDS_Q2 進行一段時間的鉗位控制。在鉗位控制時段，其功耗約為：

　　在這個等式中，Vcl 代表VDS_Q2 的鉗位電壓值；fs代表開關頻率；Irrm 代表峰值反向恢復電流；tcl 代表反向恢復電流由Irrm 降至零所需的時間。

　　由上式可以看出，C dv/dt感應損耗是Vin、dv/dt和開關頻率的函數(shù)，反過來，它也會受驅(qū)動速度、柵極電荷Qg、反向恢復電荷Qrr和布局的影響。因此，要想抑制這種不必要的導通，需要選擇具備低荷比（QGD/QGS1）的適用同步MOSFET Q2。在QGD/QGS1中，QGD代表柵漏米勒電荷，QGS1代表柵極電壓達到閾值之前的柵源電荷。盡管降低CDS 或增大CGS可降低C dv/dt感應電壓，但Q2的C dv/dt感應導通還取決于漏源電壓 VDS-Q2 和閾值電壓Vth。由于柵極閾值電壓會隨著溫度的升高而降低，因此這個問題在溫度升高情況下會進一步惡化。因此，低閾值FET對C dv/dt問題尤其敏感。

　　在實際應用中，要想評估同步MOSFET Q2，需要了解柵極電容的柵極電荷性能。因此，聰明的辦法是調(diào)查C dv/dt感應導通，這需要查看累積的米勒電荷。為避免Q2錯誤導通，設計人員必須確保當漏源電壓VDS-Q2 達到輸入電壓時，它必須比柵源電容的總電荷低。

　　最大限度降低封裝寄生效應

　　簡單的數(shù)學分析表明，解決這個問題的最佳辦法是選擇小于1的電荷比QGD/QGS1。防止C dv/dt感應導通的其他因素包括低驅(qū)動漏極阻抗（《1 歐姆）、具備低RG的FET設計、外置的G-S電容器和具備最低寄生效應和電壓振鈴的Q2封裝。

　　同步MOSFET Q2的導通電阻RDS（on） 及其封裝，在抑制C dv/dt導通方面具備同等的重要性。實際上，近幾年來，MOSFET供應商對各種封裝進行了大幅改進，使通態(tài)電阻變得很低并最大限度降低寄生效應。例如以7引腳D2PAK封裝為例，相對于同等的標準D2PAK封裝，在相同漏源電壓VDS條件下，它的導通電阻降低0.4 mΩ，同時大幅改進了電流處理功能。采用7引腳D2PAK封裝的典型代表是IRFS3004-7PPBF。該MOSFET的額定電壓為40 V，導通電阻為1.4 mΩ，漏電流（ID）為240 A。同樣的芯片采用傳統(tǒng)的D2PAK封裝，其通態(tài)電阻為1.8 mΩ，額定漏電流為195 A。

　　其他改進的功率封裝包括功率四方扁平無引腳封裝（PQFN）和DirectFET等封裝。PQFN封裝具備多種變體。不過，與其他的封裝不同，DirectFET未采用任何鍵合線和引線框，使封裝電阻和寄生電感降至最低，如圖4所示。

　　圖5和圖6為無芯片封裝的電阻和寄生電感的測量值與不同類型MOSFET封裝的頻率的對比情況。

　　從這些圖可以看出，DirectFET封裝與DPAK、D2PAK、SO8 和微型引線框封裝（MLP）等其他封裝相比，相對于頻率帶來的電阻和電感可忽略不計。此外，DirecFET相對于帶引腳的封裝，其寄生感應值的變化最小，因為能夠帶來電阻和電感的封裝已被降至最低程度。隨著不久前對DirecFET材料和結構的改進，這種封裝的電阻降至0.15 mΩ