基于FPGA的錯(cuò)誤檢測(cè)與自動(dòng)糾正的設(shè)計(jì)實(shí)現(xiàn)
英飛凌汽車電子生態(tài)圈
掃碼關(guān)注
獲取最新最全汽車電子
技術(shù)方案與實(shí)用技巧
當(dāng)S為其它情況時(shí)，至少發(fā)生兩位錯(cuò)誤。
可以看出，這種編碼方式可以滿足自動(dòng)糾正一位錯(cuò)誤，而發(fā)現(xiàn)兩位錯(cuò)誤的要求。下面就進(jìn)一步討論如何用電路來(lái)實(shí)現(xiàn)。
2EDAC電路的設(shè)計(jì)
EDAC電路必須配合CPU的讀寫(xiě)時(shí)序進(jìn)行工作，不同類型CPU的時(shí)序往往是不一樣的。一般來(lái)說(shuō)，總可以分為讀周期和寫(xiě)周期。在寫(xiě)周期時(shí)，按照上面的設(shè)計(jì)邏輯，根據(jù)16位數(shù)據(jù)位生成6位的校驗(yàn)字，這時(shí)，數(shù)據(jù)位是輸入，校驗(yàn)位是輸出，并在該寫(xiě)周期中將數(shù)據(jù)位和校驗(yàn)位都存儲(chǔ)到相應(yīng)的存儲(chǔ)器位置中去，這種情況比較簡(jiǎn)單。在讀周期時(shí)，情況復(fù)雜些，可以設(shè)計(jì)成三步完成。第一步，在CPU讀信號(hào)來(lái)之前，由于存儲(chǔ)器地址和片選信號(hào)已經(jīng)有效，可先將數(shù)據(jù)位和校驗(yàn)位讀入，這時(shí)，數(shù)據(jù)位和校驗(yàn)位都是作為輸入。第二步，在讀信號(hào)來(lái)時(shí)，將數(shù)據(jù)位、校驗(yàn)位鎖存，同時(shí)進(jìn)行檢測(cè)，如果無(wú)錯(cuò)，則不進(jìn)行任何處理，直接將數(shù)據(jù)輸出；如果發(fā)現(xiàn)二位錯(cuò)，則產(chǎn)生中斷；如果是一位錯(cuò)，在輸出上有所反應(yīng)，并進(jìn)入下一步。第三步，如果是數(shù)據(jù)位出錯(cuò)，將其自動(dòng)更正，并將正確的值再回寫(xiě)到相應(yīng)的內(nèi)存地址中，將正確的數(shù)據(jù)值輸出到數(shù)據(jù)總線；如果是校驗(yàn)位出錯(cuò)，可以直接將正確的數(shù)據(jù)位輸出到數(shù)據(jù)總線上。這部分功能是EDAC功能的核心，可以用VHDL語(yǔ)言來(lái)實(shí)現(xiàn)，以下是設(shè)計(jì)思路。
（1）對(duì)輸入的設(shè)計(jì)
①數(shù)據(jù)位和校驗(yàn)位的輸入。
②控制端的輸入。經(jīng)過(guò)前面的分析，一共有四種狀態(tài)（寫(xiě)一種狀態(tài)、讀三種狀態(tài)），可以設(shè)計(jì)兩個(gè)控制端，設(shè)為C0、C1。其功能見(jiàn)表2。
（2）對(duì)輸出的設(shè)計(jì)
①數(shù)據(jù)位和校驗(yàn)位的輸出。其中校驗(yàn)位的輸出在讀周期和寫(xiě)周期有所不同：在寫(xiě)周期校驗(yàn)位輸出是生成的校驗(yàn)位；而讀周期就沒(méi)有必要輸出校驗(yàn)位了，可以設(shè)計(jì)為輸出伴隨式S。
②錯(cuò)誤標(biāo)記輸出。在應(yīng)用中，可以設(shè)計(jì)兩種錯(cuò)誤標(biāo)記輸出，分別記為ERR和INT。其中ERR輸出"1"表示數(shù)據(jù)位有錯(cuò)誤產(chǎn)生，包括可自動(dòng)糾正的一位錯(cuò)誤和兩位或兩位以上錯(cuò)誤。INT輸出"1"則表示發(fā)生了兩位或以上錯(cuò)誤，無(wú)法自動(dòng)糾正，向CPU申請(qǐng)中斷，由CPU進(jìn)行異常處理。
在表2中，總結(jié)了上面所描述的功能設(shè)計(jì)。
表2EDAC模塊功能表
控制端 | 存儲(chǔ)器周期 | 功能描述 | 數(shù)據(jù)位 | 校驗(yàn)位 | 錯(cuò)誤標(biāo)記輸出 | ||
C0 | C1 | ERR | INT | ||||
0 | 0 | 寫(xiě)周期 | 產(chǎn)生校驗(yàn)位，并輸出 | 輸入 | 輸出 | 0 | 0 |
0 | 1 | 讀周期 | 讀入數(shù)據(jù)位和校驗(yàn)位 | 輸入 | 輸入 | 0 | 0 |
1 | 1 | 讀周期 | 鎖存數(shù)據(jù)位和校驗(yàn)位并進(jìn)行錯(cuò)誤檢測(cè) | 鎖存 | 鎖存 | 0/1 | 0/1 |
1 | 0 | 讀周期 | 校正錯(cuò)誤并輸出診斷結(jié)果 | 輸出 | 輸出伴隨式S | 0/1 | 0/1 |
圖1為EDAC部分邏輯等效圖。
由于邏輯關(guān)系已經(jīng)非常明確了，下面討論采用VHDL語(yǔ)言實(shí)現(xiàn)上述EDAC模塊的功能?？梢杂袃煞N方法來(lái)實(shí)現(xiàn)VHDL編程，即RTL級(jí)語(yǔ)言描述和行為級(jí)語(yǔ)言描述。其中RTL級(jí)描述的實(shí)現(xiàn)難度比較大，需要根據(jù)前面設(shè)計(jì)的邏輯功能，轉(zhuǎn)換為基本的門(mén)來(lái)描述；有效率高和受邏輯綜合軟件的影響小等優(yōu)點(diǎn)，但可讀性差，實(shí)現(xiàn)起來(lái)比較困難。因此我們采用的是行為級(jí)描述，根據(jù)四個(gè)輸入作敏感量，用一個(gè)進(jìn)程（process）就可以實(shí)現(xiàn)。編程思路是：根據(jù)控制端C0和C1進(jìn)行判斷，如果是寫(xiě)周期，直接將輸入的數(shù)據(jù)相應(yīng)位進(jìn)行異或后輸出；如果是讀周期，先生成伴隨式S，然后判斷S，用CASE語(yǔ)句執(zhí)行相應(yīng)的輸出。需要強(qiáng)調(diào)的是在不需要輸出的時(shí)候，要把輸出端用高阻封住。
利用這個(gè)EDAC模塊再輔以簡(jiǎn)單的外圍電路就可以實(shí)現(xiàn)較強(qiáng)的EDAC功能，可以把這一部分整個(gè)電路都集成到FPGA中。
3仿真結(jié)果
仿真環(huán)境：MAX+plusII10.0。
仿真模擬器件：FLEX10K系列，EPF10K10LC84-3。
信號(hào)功能說(shuō)明見(jiàn)表3。
表3仿真信號(hào)說(shuō)明
信號(hào)名稱 | 功能說(shuō)明 |
CLK | 模擬CPU時(shí)鐘，在該仿真中設(shè)定時(shí)鐘頻率為10MHz |
WRITE | 模擬CPU發(fā)出的寫(xiě)信號(hào) |
READ | 模擬CPU發(fā)出的讀信號(hào) |
MEMW | 由EDAC電路發(fā)出的內(nèi)存寫(xiě)信號(hào)，主要用于數(shù)據(jù)糾正后的回寫(xiě) |
HIGH | 恒為高電平，提供芯片使能信號(hào) |
INT | EDAC電路檢測(cè)到兩個(gè)以上錯(cuò)誤時(shí)發(fā)出的中斷請(qǐng)求信號(hào) |
ERR | EDAC檢測(cè)到錯(cuò)誤時(shí)發(fā)出的信號(hào)，構(gòu)校驗(yàn)位產(chǎn)生一位錯(cuò)誤時(shí)不產(chǎn)生該信號(hào) |
CBIN[5..0] | 6位校驗(yàn)位輸入 |
DBIN[15..0 | 16位數(shù)據(jù)位輸入 |
CBOUT[5..0 | 寫(xiě)周期時(shí)作校驗(yàn)輸出，讀周期時(shí)輸出為伴隨式S |
DBOUT[15..0 | 16位數(shù)據(jù)位輸出 |
（1）寫(xiě)周期的仿真
圖2所示仿真圖中，275~500ns仿真了一個(gè)寫(xiě)周期，數(shù)據(jù)輸入是AA55，而校驗(yàn)位輸出是00，通過(guò)驗(yàn)證是符合上面的設(shè)計(jì)邏輯的。
（2）讀周期的仿真
在讀周期的仿真中，我們模擬了以下四種情況。
①正確的讀周期：出現(xiàn)在650~975ns，校驗(yàn)位、數(shù)據(jù)位都是正確值。
②數(shù)據(jù)位出現(xiàn)一位錯(cuò)誤：圖2中1.25~1.65μs模擬了數(shù)據(jù)位產(chǎn)生一位錯(cuò)誤的情況。數(shù)據(jù)正確的情況下應(yīng)該是AA55，但現(xiàn)在d8位發(fā)生了錯(cuò)誤，讀入的數(shù)據(jù)變?yōu)锳B55，可以看出數(shù)據(jù)已經(jīng)被自動(dòng)更正為AA55；同時(shí)，ERR輸出"1"表明有錯(cuò)誤發(fā)生，CBOUT輸出為23，即100011，從表1可以看出是d8位發(fā)生了錯(cuò)誤。
③校驗(yàn)位出現(xiàn)一位錯(cuò)誤：圖2中1.8~2.0μs模擬了校驗(yàn)位產(chǎn)生一位錯(cuò)誤的情況。校驗(yàn)位正確的情況下應(yīng)該是00，但現(xiàn)在C2位發(fā)生了錯(cuò)誤，讀入的數(shù)據(jù)變?yōu)?4，可以看出數(shù)據(jù)沒(méi)變，仍為正確值A(chǔ)A55；同時(shí)，ERR沒(méi)有輸出，CBOUT輸出為04，即000100，從表一可以看出是C2位發(fā)生了錯(cuò)誤。
④發(fā)生了兩位錯(cuò)誤：圖2中2.4~2.75μs模擬了數(shù)據(jù)位產(chǎn)生兩位錯(cuò)誤的情況。數(shù)據(jù)正確的情況下應(yīng)該是AA55，但現(xiàn)在d8位和d0位發(fā)生了錯(cuò)誤，讀入的數(shù)據(jù)變?yōu)锳B54，可以看出EDAC電路已經(jīng)無(wú)法自動(dòng)更正。ERR和INT同時(shí)輸出"1"表明有多位錯(cuò)誤發(fā)生，INT信號(hào)可以向CPU申請(qǐng)中斷，用中斷服務(wù)程序進(jìn)行異常處理。
可以看出仿真結(jié)果可以滿足設(shè)計(jì)時(shí)的思想，能夠起到自動(dòng)糾正一位錯(cuò)誤和檢測(cè)兩位錯(cuò)誤的功能。
結(jié)語(yǔ)
本文利用糾錯(cuò)編碼的基本知識(shí)，提出了一種簡(jiǎn)單實(shí)用的能自動(dòng)糾正一位錯(cuò)誤和檢查兩位錯(cuò)誤的編碼方法，并且通過(guò)VHDL語(yǔ)言編程，用FPGA器件來(lái)實(shí)現(xiàn)。在我們自己的嵌入式系統(tǒng)中，EDAC電路已經(jīng)得到了應(yīng)用和驗(yàn)證。現(xiàn)在越來(lái)越多的嵌入式系統(tǒng)對(duì)可靠性要求越來(lái)越高，采用EDAC技術(shù)可以簡(jiǎn)單有效地提高系統(tǒng)的容錯(cuò)能力；但針對(duì)不同系統(tǒng)，EDAC和CPU的時(shí)序配合可能會(huì)有所不同。例如，對(duì)于一些時(shí)鐘頻率比較高的
評(píng)論