基于fifo存儲(chǔ)器的聲發(fā)射信號(hào)的數(shù)據(jù)傳輸及存儲(chǔ)方案

　　聲發(fā)射技術(shù)是光纖傳感技術(shù)和聲發(fā)射技術(shù)相結(jié)合的產(chǎn)物，是目前聲發(fā)射技術(shù)的發(fā)展趨勢(shì)。它將高靈敏度聲發(fā)射傳感器安裝于受力構(gòu)件表面以形成一定數(shù)目的傳感器陣列，實(shí)時(shí)接收和采集來(lái)自于材料缺陷的聲發(fā)射信號(hào)，進(jìn)而通過(guò)對(duì)這些聲發(fā)射信號(hào)的識(shí)別、判斷和分析來(lái)對(duì)材料損傷缺陷進(jìn)行檢測(cè)研究并對(duì)構(gòu)件強(qiáng)度、損傷、壽命等進(jìn)行分析和研究。

　　在實(shí)際的構(gòu)件檢測(cè)中，現(xiàn)場(chǎng)聲源信號(hào)通常是在100～800 khz之間的微弱高頻信號(hào)，而且材料損傷檢測(cè)、聲發(fā)射源定位往往需要多個(gè)傳感器形成傳感器陣列，而聲發(fā)射信號(hào)的數(shù)據(jù)傳輸系統(tǒng)必須達(dá)到640 mbps以上的數(shù)據(jù)傳輸能力;并應(yīng)具有應(yīng)付突發(fā)或長(zhǎng)時(shí)間數(shù)據(jù)接收和存儲(chǔ)能力。本文就是利用CPLD來(lái)實(shí)現(xiàn)對(duì)聲發(fā)射信號(hào)的采集，從而有效解決了數(shù)據(jù)的實(shí)時(shí)傳輸和存儲(chǔ)問(wèn)題。

　　1 系統(tǒng)方案設(shè)計(jì)

　　本方案采用fifo存儲(chǔ)器構(gòu)成外部大容量數(shù)據(jù)緩沖區(qū)，而使用pci總線的dma傳輸方式與微機(jī)進(jìn)行高速數(shù)據(jù)傳輸?，F(xiàn)場(chǎng)聲發(fā)射信號(hào)經(jīng)過(guò)ad轉(zhuǎn)換和驅(qū)動(dòng)電路驅(qū)動(dòng)后進(jìn)入pci板卡，然后將部分?jǐn)?shù)據(jù)鎖存，同時(shí)將并行信號(hào)轉(zhuǎn)換為串并行信號(hào)，通過(guò)cpld控制邏輯電路存入fifo。當(dāng)fifo存儲(chǔ)器中的數(shù)據(jù)到達(dá)一定狀態(tài)時(shí)，cpld控制

　　邏輯會(huì)產(chǎn)生中斷信號(hào)給pci9054總線控制器，之后由后者啟動(dòng)dma傳輸將數(shù)據(jù)傳人計(jì)算機(jī)內(nèi)存中。dma傳輸完成后，pci9054產(chǎn)生通道中斷，并由計(jì)算機(jī)將數(shù)據(jù)從內(nèi)存取出存入硬盤(pán)。該數(shù)據(jù)存儲(chǔ)傳輸模塊的總體框圖如圖1所示。

　　2 fifo數(shù)據(jù)存儲(chǔ)電路設(shè)計(jì)

　　fifo是一個(gè)先人先出的雙口緩沖器，為保證整個(gè)系統(tǒng)正常工作，fifo存儲(chǔ)器允許系統(tǒng)進(jìn)行dma操作，以提高數(shù)據(jù)的傳輸速度。否則，數(shù)據(jù)傳輸將達(dá)不到傳輸要求，而且會(huì)大大增加cpu的負(fù)擔(dān)，甚至無(wú)法同時(shí)完成數(shù)據(jù)的存儲(chǔ)。

　　本設(shè)計(jì)在數(shù)據(jù)傳輸系統(tǒng)中采用了六片idt72281芯片來(lái)緩存數(shù)據(jù)，并將其分成兩組，其中由三片fifo進(jìn)行字寬擴(kuò)展，圖2所示是其緩存?zhèn)鬏斒疽鈭D。按照這種設(shè)計(jì)，其字寬可達(dá)27位，可以傳輸24位數(shù)據(jù)和兩個(gè)otr位。

　　3 cpld邏輯控制

　　本系統(tǒng)中由于要對(duì)高速信號(hào)進(jìn)行處理，因此，對(duì)控制信號(hào)的時(shí)序要求比較嚴(yán)格。在控制芯片的選擇上要盡量選用時(shí)延小、速度快的芯片。本設(shè)計(jì)采用美國(guó)altera公司的max7000s系列可編程邏輯器件epm7128slc84-15，并采用max+plusⅱ來(lái)完成系統(tǒng)的輸入、編譯、驗(yàn)證及編程，進(jìn)而完成向量測(cè)試及仿真.最后的數(shù)據(jù)可通過(guò)下載線傳輸?shù)叫酒衼?lái)完成芯片的配置。

　　3.1 cpld邏輯控制電路

　　cpld為采樣控制器的核心，數(shù)據(jù)傳輸所要求的嚴(yán)格時(shí)序控制關(guān)系就由cpld負(fù)責(zé)處理。它在本系統(tǒng)中主要負(fù)責(zé)產(chǎn)生與pci9054的握手信號(hào)、數(shù)據(jù)存儲(chǔ)器的片選信號(hào)和讀寫(xiě)控制信號(hào)。cpld的外圍信號(hào)接口如圖3所示。

　　cpld可根據(jù)fifo存儲(chǔ)器的時(shí)序控制要求產(chǎn)生控制信號(hào)，并在第一個(gè)時(shí)鐘周期中將數(shù)據(jù)分別存入fifo和數(shù)據(jù)鎖存器74ls373中，而在第二個(gè)時(shí)鐘周期將鎖存器中的數(shù)據(jù)再存入fifo，從而完成并行數(shù)據(jù)向串行數(shù)據(jù)的轉(zhuǎn)換。同時(shí)根據(jù)存儲(chǔ)器的相關(guān)信號(hào)向pci9054控制器發(fā)出中斷請(qǐng)求，并在pci9054讀取數(shù)據(jù)時(shí)產(chǎn)生相應(yīng)的控制邏輯。