帶寬自適應(yīng)全數(shù)字鎖相環(huán)的設(shè)計與實現(xiàn)

　　3 帶寬自適應(yīng)全數(shù)字鎖相環(huán)的軟件仿真和FPGA實現(xiàn)

　　3．1 帶寬自適應(yīng)全數(shù)字鎖相環(huán)的軟件仿真

　　在圖3建立的模型基礎(chǔ)上，該設(shè)計首先對帶寬自適應(yīng)全數(shù)字鎖相環(huán)進(jìn)行了軟件仿真，主要包括Matlab／Simulink仿真和QuartusⅡ時序仿真。其中系統(tǒng)的各個參數(shù)為：阻尼系數(shù)ζ=O．707，系統(tǒng)時鐘周期Tclk=1／fs，采樣頻率fs=250 MHz。圖4為輸入信號Phi_ref取不同頻率時的Matlab／Simulink仿真波形。

　　使用DSP Builder庫中的Signal Compiler模塊將圖3建立的全數(shù)字鎖相環(huán)模型轉(zhuǎn)化為VHDL語言代碼。該設(shè)計通過QuartusⅡ軟件完成帶寬自適應(yīng)全數(shù)字鎖相環(huán)的整體時序仿真。圖5為輸入信號Phi_ref由20 MHz跳變到5 MHz時的時序仿真圖；圖6為輸入信號Phi_ref由31 MHz跳變到62 MHz時的時序仿真圖。通過對所設(shè)計的全數(shù)字鎖相環(huán)的Matlab／Simu-link仿真和QuartusⅡ時序仿真可以看出：該系統(tǒng)能夠?qū)崿F(xiàn)鎖頻的功能；同時該系統(tǒng)具有自適應(yīng)的特性，在輸入信號很大變化范圍內(nèi)都具有良好的性能；最后該系統(tǒng)對頻率發(fā)生階躍跳變的輸入信號亦具有很好的跟蹤性能。

　　3．2 FPGA實現(xiàn)及硬件測試

　　由于Signal Compiler模塊可以自動地將DSPbuilder建立的模型文件轉(zhuǎn)化為QuartusⅡ環(huán)境下的工程文件，因此，該設(shè)計在完成軟件仿真后結(jié)合FPGA試驗箱，在生成的工程下進(jìn)行引腳的鎖定、編譯適配下載到FPGA芯片，實現(xiàn)所設(shè)計的帶寬自適應(yīng)全數(shù)字鎖相環(huán)，并完成硬件測試。在硬件測試中需要用到信號發(fā)生器和示波器，信號發(fā)生器用來產(chǎn)生鎖相環(huán)的輸入測試信號，示波器用來觀測鎖相環(huán)的輸入／輸出波形。圖7為輸入信號Phi_ref取不同頻率時的實測波形。

　　以上的軟件仿真與硬件測試都表明，設(shè)計的帶寬自適應(yīng)全數(shù)字鎖相環(huán)系統(tǒng)能過實現(xiàn)鎖頻的功能，設(shè)計是成功可行的。

　　4 結(jié)語

　　本文使用DSP Builder建立系統(tǒng)模型完成全數(shù)字鎖相環(huán)設(shè)計，理論分析和仿真結(jié)果基本一致。從以上設(shè)計過程可以看出：基于DSP Buil-der完成全數(shù)字鎖相環(huán)設(shè)計的方法，使得設(shè)計者可以利用Simulink快捷靈活的建模仿真功能和Matlab強大的數(shù)據(jù)分析能力進(jìn)行FPGA系統(tǒng)級的建模仿真，并使得設(shè)計者從編寫VHDL或者Verilog HDL等代碼語言的繁瑣工作中解放出來，而專注于在Matlab／Simulink下搭建系統(tǒng)模型的工作上，縮短了設(shè)計周期，提高了設(shè)計的靈活性。