用AlteraFLEX10K可編程邏輯器件實現復用器的設計

摘要：以三路固定時分復用器的設計為例，介紹了Altera公司的FLEX10K嵌入式可編程邏輯器件的自頂向下設計方法，給出了FLEX 10K嵌入式可編程器件在Mux+plus Ⅱ環(huán)境下對多路時分復用器的仿真實現。

關鍵詞：可編程邏輯器件 Mux+plus Ⅱ 時分復用 仿真 FLEX 10K

1 Altera FLEX 10K概述

Altera公司的FLEX 10K嵌入式可編程系列產品是將傳統(tǒng)的可編程邏輯與嵌入式門陣列有機地結合在一起的新型器件。由于它有兩個獨特的邏輯應用結構——嵌入式陣列和邏輯陣列，從而使FLEX 10K系列產品革新了可編程結構并擠身為門陣列市場的主流。

從10k到250k典型門，FLEX 10K系列有三代產品，而每一代都較前一代具有更高的性能、更低的成本及功耗。

Altera的快速、高效以及易于操作的MAX+PLUS Ⅱ設計軟件可提供對換FLEX 10K系列產品的支持。將MAX+PLUS Ⅱ軟件與廣義的可用于FLEX 10K器件的IP單元結合起來可有效地簡化設計工作，并極大地縮短設計流程。這些特性將使得FLEX 10K系列成為當今先進而有效的門陣列替代產品。

2 FLEX 10K器件的性能特點

FLEX 10K系列器件是一種嵌入式PLD產品。FLEX（可更改邏輯單元陣列）采用可重構的CMOS SRAM單元，其結構集成了可實現通用多功能門陣列所需的全部特性。FLEX 10K系列器件的容量可達25萬門，因此能夠高密度、高速度、高性能地將整個數字系統(tǒng)，包括32位多總線系統(tǒng)集成于單個器件之中。FLEX 10K器件的特性如下：

●嵌入式可編程器件可提供集成系統(tǒng)與單個可編程邏輯器件性能；

●密度高，可提供1萬～25萬個可用門、6144～40960位內部RAM；

●功耗低：多數器件在靜態(tài)模式下的電流小于0.5mA，可在2.5V、3.3V或5.0V電壓下工作；

●速度高：時鐘鎖定和時鐘自舉選項可分別用來減少時鐘延時/過沖和時鐘倍頻；器件內含樹形分布式低失真時鐘，并具有快速建立時間和時鐘到輸出延時的外部寄存器；

●具有靈活的互連方式，采用快速、互連延時可預測的快速通道連續(xù)式分布結構，可實現快速加法、計數、比較等算術邏輯功能的專用進位鏈；并可實現高速、多輸入邏輯功能的專用級聯鏈；同時還可實現內部三態(tài)總線的三態(tài)模擬；具有多達六個全局時鐘信號和四個全局清除信號；

●支持多電壓I/O接口，遵從PCI2.2總線標準；

●具有多種配置方式和多種封裝形式。

3 自頂向下設計方法

可編程邏輯器件的自頂向下設計方法是目前數字系統(tǒng)設計中最常采用的一種設計方法，也是基于芯片的系統(tǒng)設計的主要方法。它首先從而系統(tǒng)設計入手，在頂層進行功能劃分和結構設計，采用硬件描述語言對高層次的系統(tǒng)進行描述，并在系統(tǒng)級采用仿真手段驗證設計的正確性，然后再逐層設計低層結構。由于高層次的設計與器件及工藝無關，并且在芯片設計前就可以用軟件仿真手段驗證系統(tǒng)方案的可行性，因此自頂向下的設計方法有利于在早期發(fā)現結構設計中的錯誤，避免不必的重復設計，提高設計的一次性成功率。

4 時分復用原理

時分多路復用（TDM）是將信道分成若干時隙，每個用戶都占有他部信道容量。TDM可為每個用戶提供一個時隙，這些時隙可在接入的用戶中輪換。TDM周期性地掃描多個接入點的輸入信號（輸入數據）。比特、字節(jié)或數據塊均被分開并交織布幀，在一條高速通信線路上傳輸。

利用圖1所示的幀格式可將三路低速信號按固定時分復用方式復合成一路高速信號。

5 Mux+plus Ⅱ簡介

Mux+plus Ⅱ是Altera公司推出的一種具有完全集成的易學、易用的可視化開發(fā)工具軟件。它具有業(yè)標準的EDA接口，并可以運行在多種操作平臺上。

Mux+plus Ⅱ提供了與結構無關的設計環(huán)境，從而可確保輸入設計、快速編譯及完成器件編程。另外，Mux+plus Ⅱ也支持FLEX、MAX及Classic系列器件。

Mux+plus Ⅱ的設計輸入方法十分靈活，可根據設計內容分別建立圖形編輯文件（Graphic Editorfile）、符號編輯文件（Symbol Editor file）、本文編程文件（Text Editor file）及波形編輯文件（Waveform Editor file），并可實現設計功能。在編譯并仿真成功后還可生成用戶自己的符號并存于用戶符號庫內以供上層設計引用。

6 設計實現及仿真

本設計分為三個大的層次，頂層為復用級（如圖2），它由若干個次層模塊構成，仿真成功后可生成一個獨立默認符號（如圖3）和設計結構圖（如圖4）。頂層模塊中的每個次層模塊均可完成一個較為獨立的功能，如其中的一個次層模塊可完成同步標志插入及將輸入信號轉換為8位并行數據等（如圖5），次模塊在調試成功后可生成為一個默認符號，以供上一層模塊調用。次模塊又可細分為若干個子模塊，每個子模塊同樣可完成相對獨立的功能，……，如此層層嵌套，即可根據實際需要細化到邏輯門級。每層設計結束后都可及時對其進行仿真，圖6所示為頂層設計波形仿真圖。

由此可見，用可編程邏輯器件完成數字系統(tǒng)的設計相當于先將整個系統(tǒng)功能分成不同功能的模塊，并將這些模塊彼此連接并給予時鐘激勵以測試是否能完成預期功能。這些模塊對應于不同的器件（用戶自己生成的），每個器件可完成一個獨立的功能。其次再按同樣的過程，將每個器件功能再次細分成若干子模塊并連接，每一個子模塊又對應一個用戶自己生成的器件，然后通過仿真測試模塊連接的正確性……，如此反復，直至功能細化到對邏輯門電路進行操作。利用該設計可以通過每一個層次的設計及仿真來及時查找并修改設計中的錯誤，提高次設計成功的機率。

Mux+plus Ⅱ設計軟件也可提供對器件的自動選擇，即在整個設計結束后，用戶只需向軟件提供器件系列（如FLEX 10K），軟件便可自動選擇適合本設計的具體器件，若沒有適合器件，軟件將提示用戶重新選擇。這一特點可為用戶的具體設計提供極大的方便。