ARM微處理器的編程模型之：異常中斷處理

當數(shù)據(jù)訪問中止異常發(fā)生時，寄存器的值將根據(jù)以下規(guī)則進行修改。

① 返回地址寄存器r14的值只與發(fā)生數(shù)據(jù)異常的指令地址有關(guān)，與PC值無關(guān)。

② 如果指令中沒有指定基址寄存器回寫，則基址寄存器的值不變。

③ 如果指令中指定了基址寄存器回寫，則寄存器的值和具體芯片的Abort Models有關(guān)，由芯片的生產(chǎn)商指定。

④ 如果指令只加載一個通用寄存器的值，則通用寄存器的值不變。

⑤ 如果是批量加載指令，則寄存器中的值是不可預(yù)知的值。

⑥ 如果指令加載協(xié)處理器寄存器的值，則被加載寄存器的值不可預(yù)知。

6．外部中斷IRQ

當處理器的外部中斷請求引腳有效，而且CPSR寄存器的I控制位被清除時，處理器產(chǎn)生外部中斷IRQ異常。系統(tǒng)中各外部設(shè)備通常通過該異常中斷請求處理器服務(wù)。

當外部中斷IRQ發(fā)生時，處理器執(zhí)行下列偽操作。

r14_irq = address of next instruction to be executed + 4

SPSR_irq = CPSR

CPSR[4∶0] = 0b10010 /*進入特權(quán)模式*/

CPSR[5] = 0 /*處理器進入ARM狀態(tài)*/

/*CPSR[6]保持不變*/

CPSR[7] = 1 /*禁止外設(shè)中斷*/

If high vectors configured then

PC = 0xffff0018

Else

PC = 0x00000018

7．快速中斷FIQ

當處理器的快速中斷請求引腳有效且CPSR寄存器的F控制位被清除時，處理器產(chǎn)生快速中斷請求FIQ異常。

當快速中斷異常發(fā)生時，處理器執(zhí)行下列偽操作。

r14_fiq = address of next instruction to be executed + 4

SPSR_fiq = CPSR

CPSR[4∶0] = 0b10001 /*進入FIQ模式*/

CPSR[5] = 0

CPSR[6] = 1

CPSR[7] = 1

If high vectors configured then

PC= 0xffff001c

Else

PC = 0x0000001c

3.4.2 異常優(yōu)先級

每一種異常按表3.5中設(shè)置的優(yōu)先級得到處理。

表3.5 異常優(yōu)先級

異?？梢酝瑫r發(fā)生，處理器按表3.5的優(yōu)先級順序處理異常。例如，復(fù)位異常的優(yōu)先級最高，處理器上電時發(fā)生復(fù)位異常。所以當產(chǎn)生復(fù)位時，它將優(yōu)先于其他異常得到處理。同樣，當一個數(shù)據(jù)訪問中止異常發(fā)生時，它將優(yōu)先于除復(fù)位異常外的其他所有異常。

優(yōu)先級最低的2種異常是軟件中斷和未定義指令異常。因為正在執(zhí)行的指令不可能既是一條SWI指令，又是一條未定義指令，所以軟件中斷異常SWI和未定義指令異享有相同的優(yōu)先級。

3.4.3 處理器模式和異常

每一種異常都會導(dǎo)致內(nèi)核進入一種特定的模式。表3.6顯示了ARM處理器異常及其對應(yīng)的模式。此外，也可以通過編程改變CPSR，進入任何一種ARM處理器模式。

表3.6 ARM處理器異常及其對應(yīng)模式