基于DSP、DDS和ARM雷達中頻信號模擬器研究

雷達信號模擬器是模擬技術與雷達技術相結合的產(chǎn)物。它通過模擬的方法產(chǎn)生雷達回波信號，以便在實際雷達系統(tǒng)前端不具備的條件下對雷達系統(tǒng)后級進行調試。隨著數(shù)字技術的進步，高速、超大規(guī)模集成電路的使用，雷達信號模擬系統(tǒng)正朝著靈活、通用的方向發(fā)展。筆者設計了一種基于PC+ARM+DSP+DDS體系結構的能家長雷達中頻信號模擬器，介紹了該系統(tǒng)的硬件設計，并以模擬相參數(shù)脈沖雷達動目標信號為例，介紹了本系統(tǒng)的應用。

1 系統(tǒng)結構設計

現(xiàn)代雷達信號模擬的設計偏重于運用數(shù)字化方式實現(xiàn)，隨著實時數(shù)字信號處理技術的發(fā)展，PC+DSP+D/A的體系結構成了雷達模擬器實現(xiàn)的主要方式。直接數(shù)字頻率合成技術（DDS）以其在頻率捷變速度、相位連續(xù)性、相對帶寬、高分辨率以及集成化等方面的優(yōu)異性能，成為現(xiàn)代頻率合成技術中的佼佼者，同時也為雷達中頻信號模擬的實現(xiàn)方式提供了新的選擇。

本設計采用PC+ARM+DSP+DDS的體系結構。PCM機對目標及環(huán)境進行建模、運算，生成雷達中頻信號仿真數(shù)據(jù)庫，DSP根據(jù)模擬的雷達實時狀態(tài)及目標、環(huán)境的實時特性，進行數(shù)據(jù)調度、運算和處理，最后形成控制DDS所需的調幅、調相、調頻等控制字，通過DDS產(chǎn)生雷達中頻模擬信號。

由于對模擬器通用性的考慮，PC機與DSP間的通信，希望不僅能實時改變雷達模擬信號的參數(shù)，還可以適應不同雷達體制和不同信號處理機的具體要求，方便加載新的程序。雖然通過PCI（或CPCI）能實現(xiàn)程序加載，并且傳輸速率快，但不能脫機工作，且插拔麻煩，不能用于筆記本調試。本設計采用ARM作為主控模塊，控制USB接口器件和DSP的主機口，完成程序的加載和參數(shù)的實時設置。

2 硬件電路的設計與實現(xiàn)

本系統(tǒng)主要包括以ARM為核心的主控模塊，以DSP為核心的實時數(shù)據(jù)處理模塊，以DDS為核心的信號生成模塊，以及包括USB、RS-232和鎖存器等的通信模塊和電源系統(tǒng)，其系統(tǒng)框圖如圖1所示。

2．1 主控模塊

系統(tǒng)主控模塊負責控制和協(xié)調各種工作。ARM采用Samsung公司生產(chǎn)的S3C44B0X微處理器，通過集成鎖相環(huán)倍頻系統(tǒng)主頻可達66MHz,最大外部存儲空間256MB,片上資源豐富,外圍控制能力強,性價比高。由它控制USB模塊接收PC機計算生成的雷達模擬信號的數(shù)據(jù)及代碼，控制主機口加載DSP，控制UART實現(xiàn)工作狀態(tài)在PC機上的實時顯示。

2．2 實時數(shù)據(jù)處理模塊

實時數(shù)據(jù)處理模塊利用PC機生成的雷達信號模擬數(shù)據(jù)，根據(jù)設定的雷達工作狀態(tài)及目標、環(huán)境的實時動態(tài)計算DDS的控制字，控制三片DDS輸出雷達模擬信號。同時通過串口與信號處理機交換信息，通過鎖存器向處理板提供控衰減控制信號。

DSP采用TI公司C6000系列中的TMS320C6416，系統(tǒng)時鐘達600MHz，數(shù)據(jù)處理速率可達4800MIPS。提供32/16bit主機口，具有兩個獨立的外部存儲器接口，其中EMIFA支持64bit總線寬度。

2．3 信號生成模塊

DDS信號產(chǎn)生模塊采用三片ADI公司生產(chǎn)的AD9852ASQ，它們同時生成三路中頻信號。根據(jù)雷達體制和信號處理機要求不同，可分別對應不同的信號，如雷達的目標回波、雜波和發(fā)射信號，或外輻射源雷達的直達波、目標回波和多徑信號，以及跟蹤雷達回波信號的和支路∑、俯仰左支路Δα以及方位差支路Δβ等。

AD9852最高工作頻率300MHz，可工作在單頻、FSK、Ramped FSK、Chirp、BPSK五種模式。具有豐富的寄存器組，通過設置相應控制字可方便生成多種信號。

2．3．1 總線及時序控制設計

AD9852的頻率、相位和幅度控制字的設置和控制信號的產(chǎn)生由TMS320C6416完成，AD9852可以看作是異步存儲設備與TMS320C6416的EMIFA相連，EMIFA采用32bit總線。

AD9852采用并行輸入，總線寬度為8位，數(shù)據(jù)傳輸速率可達100MHz。為了提高控制DDS的速度，本系統(tǒng)采用了地址總線復用、數(shù)據(jù)總線、“分裂”的技術。即三片AD9852的6位地址線同時占用TMS320C6416地址總線A2～A7位，而它們的數(shù)據(jù)線分別占用TMS320C6416數(shù)據(jù)總線的D0～D7、D8～D15和D16～D23位。這樣可以由DSP對三片DDS的I/O緩沖寄存器同時進行寫操作，提高了總線利用率，并保證了三片AD9852輸出信號的相位相參。TMS320C6416與AD9852接口示意圖如圖2所示。

三片AD9852的控制時序信號由EPLD產(chǎn)生。本設計采用ALTERRA公司生產(chǎn)的可編程邏輯器件EPM7128AETC100，對TMS320C6416的高位地址信號、數(shù)據(jù)信號和控制信號編碼，產(chǎn)生三片AD9852全局復位、讀/寫使能、頻率或相位切換等控制信號。

寫入AD9852的數(shù)據(jù)先存入I/O緩存器，在I/O更新信號到來時寫入相應的寄存器改變AD9852的工作狀態(tài)。本設計中，I/O更新信號既可以由DSP寫完控制字后產(chǎn)生，也可由EPLD將系統(tǒng)時鐘分頻定時產(chǎn)生，兩種方式的選擇以及分頻倍數(shù)的控制同樣由EPLD對TMS320C6416的信號編碼實現(xiàn)。