一種基于FPGA的振動信號采集處理系統(tǒng)

　　4.2 數據流開關

　　采樣數據處理的實時性是FPGA設計中首先要考慮的問題，振動信號采集過程中常會由于輸入數據量過大，導致后續(xù)處理電路處于飽和狀態(tài)以致數據丟失。為解決上述問題，FPGA通過開關切換的方式將數據分別送入不同的線程進行處理。振動傳感器輸出數據格式如下：(A1B1C 1D1E1F1)，(A2B2C2D2E2F2)，……(AN BN CN DN EN FN)，A、B、C、D、E、F分別代表不同方向的振動量值。采用單通道的數據處理方式時，程序首先需完成數據的區(qū)分工作，然后完成6次數據處理過程，當一次需要處理數據量較大的情況下，系統(tǒng)會產生較大的延遲并導致后續(xù)數據的丟失。為降低數據處理電路的負擔，采用數據流開關將振動傳感器輸出數據分別存儲在不同的通道中通過數據流控制開關后數據格式如下：

　　通道1：A1、A2……AN;

　　通道2：B1、B2……BN;

　　通道3：C1、C2……CN;

　　通道4：D1、D2……DN;

　　通道5：E1、E2……EN;

　　通道6：F1、F2……FN。

　　僅需處理N個數據就能滿足系統(tǒng)要求，系統(tǒng)對于處理能力的要求相應降低。數據流控制仿真結果如圖3所示。圖中AD采樣數據為連續(xù)的單通道輸入數據，經過AD控制命令和通道開關的控制后被分別發(fā)送到6個數據處理通道進行后續(xù)處理。

　　4.3 FIFO的控制

　　振動數據存儲在由XILINX提供的FIFO軟核中。FIFO核的存儲深度、數據寬度、標志位設置、存儲類型和讀寫端口速率可以在FIFO生成時進行設置，FIFO模塊生成時占用FPGA內部的BLOCK RAM，即使存儲容量很小的FIFO也會占用整塊BLOCK RAM。FIFO端口包括輸入輸出端口、讀寫使能、讀寫時鐘及空滿標志幾部分。其中，輸入輸出端口與數據總線連接用于數據傳輸;讀寫使能由控制邏輯驅動完成一次讀寫操作;讀寫時鐘信號完成讀域或者寫域所有信號的同步;滿標志表明由于該FIFO處于滿狀態(tài)，寫操作將被忽略，空標志表明FIFO處于空狀態(tài)，讀操作將不能獲得正確的數據。

　　FIFO控制邏輯進行數據寫入操作時首先判斷FIFO是否處于滿狀態(tài)，如果FIFO處于滿狀態(tài)，先從FIFO中讀出一條數據，然后將新數據寫入FIFO中。如果FIFO不處于滿狀態(tài)則直接進行寫操作。FIFO讀操作的時機由DSP控制，DSP內的程序首先讀取空狀態(tài)寄存器判斷FIFO中是否存有數據，如果寄存器顯示FIFO為空則取消讀操作，否則就從FIFO中讀出需要的數據。IP核對使能信號的訪問時序有著嚴格地要求，使能信號必須于讀寫時鐘完全同步，而且控制邏輯將使能信號的長度控制在一個讀寫時鐘周期內。

　　4.4 數據的存儲

　　振動采樣數據的數據量非常龐大，一旦出現錯位將無法完整復現信號的原始狀態(tài)，因此在對數據進行存儲的同時，對數據進行時間標記也是十分重要的。時間標記在一個完整的記錄周期結束時進行，調度模塊控制時標開關在所有的FIFO中存入時標信息，FIFO中存儲在時標以前的數據均為本周期的數據，存儲在時標信息以后的數據均為下一周期的數據，時標及數據記錄格式如表1所示。表中D15，D14位是保留位用于功能擴展，D13，D12是表明存儲數據是時標信號(01、02)，或者采樣數據(00)。

　　4.5 數據的訪問

　　DSP進行數據還原時，訪問程序依據采集順序先從本周期起始通道開始依次讀出采樣數據，當訪問程序讀取到第一個時標數據后本周期數據讀取完畢，訪問程序繼續(xù)讀取后續(xù)通道的時標信息，直至獲得所有通道的時標數據后表明本次數據訪問過程結束，如果訪問程序連續(xù)獲得了所有通道的時標信息表明采樣數據為完整有效的數據，否則說明在采樣過程中存在數據丟失的現象，數據不可信不能進行后續(xù)處理，如果出現數據丟失現象則訪問程序將所有通道時標數據讀出后本次訪問結束。

　　5 結束語

　　文中設計了一種基于FPGA的振動信號采集處理系統(tǒng)，通過數據流管理等手段實現振動信號的實時采集處理，本設計在真實環(huán)境中進行了驗證，系統(tǒng)運行穩(wěn)定可靠，各項性能指標滿足技術要求。