CPLD對FPGA從并快速加載的解決方案

　　4仿真及加載結(jié)果分析

　　基于modelsim 6.5SE仿真波形可以看出CPU每加載1字節(jié)數(shù)據(jù)需要向CPLD寫1次加載數(shù)據(jù)，這共需花費(fèi)一個局部總線周期，局部總線頻率最快為6.67 MHz.因此CPU加載4.125 MB數(shù)據(jù)到CPLD共需時(shí)間為：

　　CPLD需要1個CCLK周期寫1字節(jié)數(shù)據(jù)到FPGA，CCLK則是利用CPU局部總線的寫信號產(chǎn)生，可以實(shí)現(xiàn)CCLK和數(shù)據(jù)的同步，因此CCLK時(shí)鐘速率為6.67 MHz，因此加載4.125 MB數(shù)據(jù)到FPGA，共需時(shí)間為：

　　FPGA上電需要1 ms，因此當(dāng)FPGA使用SPARTAN-6系列最高端的6SLX150T時(shí)，采用基于CPLD的從并加載方式，共需要的加載時(shí)間為1.221 s，滿足通信產(chǎn)品FPGA加載時(shí)間小于2 s的要求。而如果采用從串等加載方式，使用ARM7處理器作為控制器，對于CycloneII系列中的EP2C35，配置文件大小1.16 MB，加載時(shí)間需要1.30 min;采用基于CPLD的從串加載方式，加載同樣4.125 MB的FPGA數(shù)據(jù)，CPLD加載時(shí)鐘33MHz，則加載時(shí)間需要3.8 s，F(xiàn)PGA加載時(shí)間過長，則會影響系統(tǒng)的啟動時(shí)間。

　　表2是常用加載方式加載6SLX150T型號FPGA芯片數(shù)據(jù)所需時(shí)間比較。

　　表2 FPGA加載時(shí)間對比

　　從上述分析可以得出結(jié)論，如果提高CPU的局部總線寫速度，加載FPGA的時(shí)間就會更快。

　　5結(jié)束語

　　使用基于CPLD的FPGA從并加載方案，相對于其它幾種加載方式，雖然加載管腳增多，但加載時(shí)間大大縮短，并且如果提高CPU局部總線的寫速度，加載速度有進(jìn)一步提高空間，滿足通信系統(tǒng)快速啟動的要求，具有很高的實(shí)用價(jià)值。