信號(hào)完整性問(wèn)題及其解決方法

信號(hào)完整性(Signal Integrity)是指信號(hào)未受到損傷的一種狀態(tài)，它表示信號(hào)質(zhì)量和信號(hào)傳輸后仍保持正確的功能特性。良好的信號(hào)完整性是指在需要時(shí)信號(hào)仍能以正確的時(shí)序和電壓電平值作出響應(yīng)。隨著高速器件的使用和高速數(shù)字系統(tǒng)設(shè)計(jì)越來(lái)越多，系統(tǒng)數(shù)據(jù)速率、時(shí)鐘速率和電路密集度都在不斷增加。在這種設(shè)計(jì)中，系統(tǒng)快斜率瞬變和工作頻率很高，電纜、互連、印制板(PCB)和硅片將表現(xiàn)出與低速設(shè)計(jì)截然不同的行為，即出現(xiàn)信號(hào)完整性問(wèn)題。

信號(hào)完整性問(wèn)題能導(dǎo)致或者直接帶來(lái)信號(hào)失真，定時(shí)錯(cuò)誤，不正確數(shù)據(jù)、地址和控制線以及系統(tǒng)誤工作甚至系統(tǒng)崩潰，解決不好會(huì)嚴(yán)重影響產(chǎn)品性能并帶來(lái)不可估量的損失，已成為高速產(chǎn)品設(shè)計(jì)中非常值得注意的問(wèn)題。

信號(hào)完整性問(wèn)題的真正起因是不斷縮減的信號(hào)上升與下降時(shí)間。一般來(lái)說(shuō)，當(dāng)信號(hào)跳變比較慢即信號(hào)的上升和下降時(shí)間比較長(zhǎng)時(shí)， PCB中的布線可以建模成具有一定數(shù)量延時(shí)的理想導(dǎo)線而確保有相當(dāng)高的精度。此時(shí)，對(duì)于功能分析來(lái)說(shuō)，所有連線延時(shí)都可以集總在驅(qū)動(dòng)器的輸出端，于是，通過(guò)不同連線連接到該驅(qū)動(dòng)器輸出端的所有接收器的輸入端在同一時(shí)刻觀察都可得到相同波形。

然而，隨著信號(hào)變化的加快，信號(hào)上升時(shí)間和下降時(shí)間縮短，電路板上的每一個(gè)布線段由理想的導(dǎo)線轉(zhuǎn)變?yōu)閺?fù)雜的傳輸線。此時(shí)信號(hào)連線的延時(shí)不能再以集總參數(shù)模型的方式建模在驅(qū)動(dòng)器的輸出端，同一個(gè)驅(qū)動(dòng)器信號(hào)驅(qū)動(dòng)一個(gè)復(fù)雜的PCB連線時(shí)，電學(xué)上連接在一起的每一個(gè)接收器上接收到的信號(hào)就不再相同。從實(shí)踐經(jīng)驗(yàn)中得知，一旦傳輸線的長(zhǎng)度大于驅(qū)動(dòng)器上升時(shí)間或者下降時(shí)間對(duì)應(yīng)的有效長(zhǎng)度的1/6，傳輸線效應(yīng)就會(huì)出來(lái)，即出現(xiàn)信號(hào)完整性問(wèn)題，包括反射、上沖和下沖、振蕩和環(huán)繞振蕩、地電平面反彈和回流噪聲、串?dāng)_和延遲等。

表1列出了高速電路設(shè)計(jì)中常見(jiàn)的信號(hào)完整性問(wèn)題，以及可能引起該信號(hào)完整性的原因，并給出了相應(yīng)的解決方法。

目前，解決信號(hào)完整性問(wèn)題的方法主要有電路設(shè)計(jì)、合理布局和建模仿真。

電路設(shè)計(jì)中，通常采用以下方法來(lái)解決信號(hào)完整性問(wèn)題：

·控制同步切換輸出數(shù)量，控制各單元的最大邊沿速率 (dI/dt和dV/dt)，從而得到最低且可接受的邊沿速率；

·為高輸出功能塊(如時(shí)鐘驅(qū)動(dòng)器)選擇差分信號(hào)；

·在傳輸線上端接無(wú)源元件(如電阻、電容等)，以實(shí)現(xiàn)傳輸線與負(fù)載間的阻抗匹配。端接策略的選擇應(yīng)該是對(duì)增加元件數(shù)目、開(kāi)關(guān)速度和功耗的折中，且端接串聯(lián)電阻R或RC電路應(yīng)盡量靠近激勵(lì)端或接收端。

布線非常重要，設(shè)計(jì)者應(yīng)該在不違背一般原則的前提下，利用現(xiàn)有的設(shè)計(jì)經(jīng)驗(yàn)，綜合多種可能的方案，優(yōu)化布線，消除各種潛在的問(wèn)題。一方面要充分利用現(xiàn)有的、已經(jīng)過(guò)驗(yàn)證的布線經(jīng)驗(yàn)，將它們應(yīng)用于布線工作中；另一方面要積極利用一些信號(hào)完整性方面的仿真工具，約束、指導(dǎo)布線。

合理進(jìn)行電路建模仿真是最常見(jiàn)的信號(hào)完整性解決方法。在高速電路設(shè)計(jì)中，仿真分析越來(lái)越顯示出優(yōu)越性。它給設(shè)計(jì)者以準(zhǔn)確、直觀的設(shè)計(jì)結(jié)果，便于及早發(fā)現(xiàn)問(wèn)題，及時(shí)修改，從而縮短設(shè)計(jì)時(shí)間，降低設(shè)計(jì)成本。

在進(jìn)行電路建模仿真過(guò)程中，設(shè)計(jì)者應(yīng)對(duì)相關(guān)因素作合理估計(jì)，依據(jù)適當(dāng)?shù)姆抡婀ぞ呓⒑侠砟Ｐ汀?duì)于IC應(yīng)用，可利用仿真來(lái)選擇合理的端接元件并優(yōu)化元器件布局，完成正確的端接策略和布局約束機(jī)制，從而解決信號(hào)完整性問(wèn)題。

要真正在電路設(shè)計(jì)、合理布局和建模仿真中解決信號(hào)完整性問(wèn)題，相應(yīng)的EDA工具是不可缺少的。下面我們將具體介紹利用仿真工具來(lái)進(jìn)行信號(hào)完整性問(wèn)題分析的方法。

IBIS模型是一種基于V/I曲線對(duì)I/O buffer快速準(zhǔn)確建模的方法，是反映芯片驅(qū)動(dòng)和接收電氣特性的一種國(guó)際標(biāo)準(zhǔn)，它提供一種標(biāo)準(zhǔn)的文件格式來(lái)記錄如驅(qū)動(dòng)源輸出阻抗、上升/下降時(shí)間及輸入負(fù)載等參數(shù)以及驅(qū)動(dòng)器、接收器的行為描述，但不泄漏電路內(nèi)部構(gòu)造的知識(shí)產(chǎn)權(quán)細(xì)節(jié)。欲使用IBIS進(jìn)行實(shí)際的仿真，需要先完成以下工作：

(1) 獲取有關(guān)芯片驅(qū)動(dòng)器和接收器的原始信息源；

(2) 獲取一種將原始數(shù)據(jù)轉(zhuǎn)換為IBIS格式的方法；

(3) 提供用于仿真的可被計(jì)算機(jī)識(shí)別的布局布線信息；

(4) 提供一種能夠讀取IBIS和布局布線格式并能夠進(jìn)行分析計(jì)算的軟件工具；

IBIS提供兩條完整的V-I曲線，分別代表驅(qū)動(dòng)器為高電平和低電平狀態(tài)，以及在確定轉(zhuǎn)換速度下?tīng)顟B(tài)轉(zhuǎn)換的曲線。V-I曲線的作用在于為IBIS提供保護(hù)二極管、TTL圖騰柱驅(qū)動(dòng)源和射極跟隨輸出等非線形效應(yīng)的建模能力。

由上可知，IBIS模型的優(yōu)點(diǎn)可以概括為：

·在I/O非線形方面能夠提供準(zhǔn)確的模型，同時(shí)考慮了封裝的寄生參數(shù)與ESD結(jié)構(gòu)；

·提供比結(jié)構(gòu)化的方法更快的仿真速度；

·可用于系統(tǒng)板級(jí)或多板的信號(hào)完整性分析仿真?？捎?/font>IBIS模型分析的信號(hào)完整性問(wèn)題包括：串?dāng)_、反射、振蕩、上沖、下沖、阻抗不匹配、傳輸線分析、拓?fù)浣Y(jié)構(gòu)分析等。IBIS尤其能夠?qū)Ω咚僬袷幒痛當(dāng)_進(jìn)行準(zhǔn)確精細(xì)的仿真，可用于檢測(cè)最壞情況的上升時(shí)間條件下的信號(hào)行為及一些物理檢測(cè)無(wú)法解決的情況。