一種基于LVDS的高速串行數(shù)據(jù)傳輸系統(tǒng)設(shè)計
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在某型雷達(dá)信號處理系統(tǒng)中，要求由上位機(jī)(普通PC)實(shí)時監(jiān)控雷達(dá)系統(tǒng)狀態(tài)并采集信號處理機(jī)的關(guān)鍵變量，這就要求在處理機(jī)與上位機(jī)之間建立實(shí)時可靠的連接。同時，上位機(jī)也能對信號處理板進(jìn)行控制，完成諸如處理機(jī)復(fù)位、DSP程序動態(tài)加載等功能。實(shí)驗(yàn)中，處理機(jī)和上位機(jī)之間的數(shù)據(jù)傳輸距離不小于8m。在這種前提下，計算機(jī)上現(xiàn)有的串口、并口顯然不能滿足要求，而USB2．0接口工作在高速模式時傳輸距離只有3m，其它諸如以太網(wǎng)傳輸?shù)膶?shí)時性難于滿足要求，光纖通道傳輸?shù)臉?gòu)建成本又太高?；诖?，本文提出了一種采用LVDS高速串行總線技術(shù)的傳輸方案。
數(shù)據(jù)傳輸系統(tǒng)方案
由于系統(tǒng)要求傳輸距離大于8m，需采用平衡電纜。對于兩端LVDS接口，可以采用ASIC和FPGA兩種方式實(shí)現(xiàn)。由于Xilinx公司生產(chǎn)的Virtex-II系列FPGA直接支持LVDS電平標(biāo)準(zhǔn)，本系統(tǒng)采用XC2V250實(shí)現(xiàn)，這不僅省去了專用LVDS電平轉(zhuǎn)換芯片，節(jié)省了成本，而且可以將系統(tǒng)中其它控制邏輯集成在單個FPGA芯片內(nèi)，從而降低了PCB設(shè)計的難度，提高了系統(tǒng)的集成度和可靠性。另外，收發(fā)接口邏輯采用FPGA，可以在使用過程中根據(jù)需要重新配置傳輸方向，以動態(tài)地改變收發(fā)通道的數(shù)目，大大增強(qiáng)了系統(tǒng)的可重構(gòu)能力。
整個數(shù)據(jù)傳輸系統(tǒng)框圖如圖1所示。由于數(shù)據(jù)傳輸是雙向的，信號處理板和PCI板都有并／串轉(zhuǎn)換發(fā)送模塊和串／并轉(zhuǎn)換接收模塊(均在FPGA內(nèi)實(shí)現(xiàn))，兩塊板卡通過平衡電纜連接。此外，在信號處理板上，DSP處理機(jī)通過外部總線向FPGA發(fā)送緩存區(qū)內(nèi)寫入數(shù)據(jù)，F(xiàn)PGA通過DSP的主機(jī)口完成與DSP存儲空間的數(shù)據(jù)交換。在PCI板上，F(xiàn)PGA通過PCI控制器和主機(jī)進(jìn)行數(shù)據(jù)交換。系統(tǒng)工作原理可表述如下：DSP處理機(jī)將處理結(jié)果通過外部總線輸出到FPGA緩沖存儲器內(nèi)，在FPGA內(nèi)完成數(shù)據(jù)的并／串轉(zhuǎn)換，并通過LVDS串行接口發(fā)送出去。數(shù)據(jù)通過平衡電纜傳輸至上位機(jī)接收卡。在上位機(jī)接收卡內(nèi)，數(shù)據(jù)經(jīng)串／并轉(zhuǎn)換后，送至PCI接口控制電路。上位機(jī)輸出數(shù)據(jù)到DSP處理板的過程則相反。由于系統(tǒng)要求數(shù)據(jù)傳輸上行數(shù)據(jù)率小于下行數(shù)據(jù)率，設(shè)計中上行數(shù)據(jù)傳輸通道數(shù)為1，下行數(shù)據(jù)通道數(shù)是4。在傳輸距離大于8m的情況下，實(shí)際單通道數(shù)據(jù)傳輸速率達(dá)到264Mbps。
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LVDS并／串轉(zhuǎn)換實(shí)現(xiàn)
由于FPGA是通過DSP處理機(jī)的外部總線獲得數(shù)據(jù)的，其數(shù)據(jù)形式是并行的，所以發(fā)送前應(yīng)將其轉(zhuǎn)換為串行比特流。FPGA內(nèi)實(shí)現(xiàn)并／串轉(zhuǎn)換和串行發(fā)送功能的模塊HSTX的原理框圖如圖2所示。
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由圖2可以看出，該模塊有3個輸入信號。分別為時鐘輸入CLK、幀同步信號TFR和并行數(shù)據(jù)TCH1[7：0]。其中，CLK頻率為33MHz，經(jīng)過數(shù)字時鐘管理器(DCM)鎖相倍頻后得到串行模塊內(nèi)部時鐘CLK1X(33MHz)、CLK4XR(33
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