一種近距雷達(dá)目標(biāo)檢測(cè)信號(hào)處理的FPGA實(shí)現(xiàn)

摘   要： 本文在闡述某種近距雷達(dá)目標(biāo)檢測(cè)原理和FPGA技術(shù)發(fā)展?fàn)顩r的基礎(chǔ)上，著重討論用FPGA設(shè)計(jì)高性能的數(shù)字信號(hào)處理系統(tǒng)的方法，并給出一個(gè)應(yīng)用實(shí)例。
關(guān)鍵詞：  FPGA；近距雷達(dá)；目標(biāo)檢測(cè)；數(shù)字信號(hào)處理
前言
FPGA及其相關(guān)技術(shù)是當(dāng)代微電子技術(shù)迅速發(fā)展的產(chǎn)物，目前已經(jīng)成為開發(fā)復(fù)雜數(shù)字系統(tǒng)的主要方式之一。
某近距雷達(dá)系統(tǒng)要求利用在與被探測(cè)目標(biāo)的短暫交會(huì)過(guò)程中，對(duì)獲得的多普勒信號(hào)進(jìn)行頻譜分析并完成動(dòng)目標(biāo)的識(shí)別檢測(cè)。交會(huì)的短暫性對(duì)信號(hào)處理系統(tǒng)的實(shí)時(shí)性提出了嚴(yán)格的要求，在毫秒級(jí)的時(shí)間范圍內(nèi)完成對(duì)回波信號(hào)的處理，并在雜波環(huán)境中識(shí)別出運(yùn)動(dòng)目標(biāo)來(lái)，同時(shí)給出目標(biāo)的速度信息供后續(xù)處理使用；同時(shí)系統(tǒng)在設(shè)備體積、功耗方面的嚴(yán)格要求使信號(hào)處理機(jī)必須小型化；雷達(dá)系統(tǒng)智能化、可編程化的發(fā)展趨勢(shì)又要求信號(hào)處理系統(tǒng)具有可重構(gòu)性，以適應(yīng)任務(wù)的變化和系統(tǒng)升級(jí)的需要。
將FPGA技術(shù)應(yīng)用于近距雷達(dá)系統(tǒng)設(shè)計(jì)，構(gòu)造高性能的數(shù)字信號(hào)處理機(jī)，同時(shí)可以提高系統(tǒng)集成度，減小電路規(guī)模，從而提高可靠性。

圖1 某種近距雷達(dá)信號(hào)處理框圖

圖2 基于FPGA的近距雷達(dá)數(shù)字信號(hào)處理系統(tǒng)結(jié)構(gòu)圖

用于近距雷達(dá)目標(biāo)檢測(cè)的數(shù)字處理技術(shù)
眾所周知，雷達(dá)信號(hào)處理要求信號(hào)處理機(jī)具有對(duì)大批量數(shù)據(jù)的高速處理能力、強(qiáng)雜波環(huán)境下正確識(shí)別目標(biāo)的能力。對(duì)某種用于探測(cè)近距離運(yùn)動(dòng)目標(biāo)的雷達(dá)系統(tǒng)來(lái)說(shuō)，數(shù)字信號(hào)處理的任務(wù)，是要實(shí)現(xiàn)對(duì)回波的A/D變換、數(shù)據(jù)預(yù)處理和緩沖積累、時(shí)－頻域變換、坐標(biāo)系轉(zhuǎn)換、時(shí)域－頻域目標(biāo)信號(hào)檢測(cè)和目標(biāo)運(yùn)動(dòng)參數(shù)(如速度)的提取。
采用FFT(快速傅立葉變換)完成對(duì)回波信號(hào)由時(shí)間序列向頻譜序列變換的過(guò)程。對(duì)信號(hào)做FFT，等效將信號(hào)通過(guò)一個(gè)在頻率軸上緊密排列的濾波器組，主要有以下兩方面的作用：1.對(duì)信號(hào)做頻譜分析、獲取準(zhǔn)確的目標(biāo)速度信息；2.提高信噪比和信雜比，進(jìn)一步抑制噪聲和雜波干擾。
為獲得回波信號(hào)的功率譜數(shù)據(jù)，需要將FFT計(jì)算所得的迪卡爾坐標(biāo)系下的復(fù)數(shù)形式變換到極坐標(biāo)系下的模值和相角表示形式，也就是作復(fù)數(shù)求模運(yùn)算?；诰€性逼近的近似求模算法適合近距雷達(dá)這種實(shí)時(shí)性要求極高、運(yùn)算精度要求適中的應(yīng)用場(chǎng)合。
由于雷達(dá)探測(cè)前端遭遇的雜波分布情況比較復(fù)雜，雜波干擾的強(qiáng)度相差很大，如果采用固定的檢測(cè)門限，干擾電平增大幾分貝時(shí)，將大量地增加虛警，因而要求信號(hào)處理能夠采用恒虛警(CFAR)目標(biāo)檢測(cè)技術(shù)。
對(duì)于高斯類雜波，較早的CFAR檢測(cè)是噪聲電平恒定電路，它適合于接收機(jī)內(nèi)部噪聲的平均功率水平變化較慢的情況，稱為慢門限CFAR；當(dāng)雜波特性在時(shí)間和空間上劇烈變化時(shí)應(yīng)采用快門限CFAR，需要利用參考單元估計(jì)檢測(cè)單元背景雜波的平均功率水平，顯然用這種方法得到的檢測(cè)閾值是隨著雜波的變化而自適應(yīng)變化的，在理論上檢測(cè)的虛警率因此而維持恒定。對(duì)于波束掃描雷達(dá)系統(tǒng)，可以靠天線的掃描獲得不同距離和方位單元的雜波圖，從而進(jìn)行雜波圖恒虛警檢測(cè)。但對(duì)于固定波束的雷達(dá)系統(tǒng)來(lái)說(shuō)，獲得足夠多的、不同距離單元的回波信號(hào)比較困難，因此適合在FFT變換后采用頻域恒虛警檢測(cè)算法。
圖1給出該近距雷達(dá)的信號(hào)處理框架。模數(shù)轉(zhuǎn)換電路在時(shí)序單元產(chǎn)生的信號(hào)控制下，啟動(dòng)對(duì)目標(biāo)回波多普勒信號(hào)的采集和A/D變換，將目標(biāo)多普勒信號(hào)轉(zhuǎn)換成多位數(shù)字信號(hào)。時(shí)域數(shù)據(jù)經(jīng)預(yù)處理后，被裝入1#雙口RAM中緩存，等采樣信號(hào)積累到預(yù)定的N個(gè)時(shí)，F(xiàn)FT模塊開始做N點(diǎn)快速傅利葉變換，獲得其頻譜的N點(diǎn)復(fù)數(shù)抽樣。經(jīng)求模運(yùn)算后，保留其中反映功率譜信息的模值數(shù)據(jù)，并存入2#雙口RAM。 目標(biāo)檢測(cè)單元調(diào)用2#RAM中的頻域數(shù)據(jù)并進(jìn)行分析，識(shí)別頻譜的峰值位置，提取出目標(biāo)的速度信息；計(jì)算頻域雜波水平，并實(shí)現(xiàn)自適應(yīng)門限恒虛警檢測(cè)算法，從而完成雜波環(huán)境中的實(shí)時(shí)動(dòng)目標(biāo)檢測(cè)(MTD)處理過(guò)程。
從圖1可以看出，同其它類別的雷達(dá)系統(tǒng)不同的是，作為一類目標(biāo)探測(cè)識(shí)別裝置，某近距雷達(dá)在目標(biāo)檢測(cè)單元之前，可以認(rèn)為都是對(duì)信號(hào)的預(yù)處理。選擇FPGA，充分利用FPGA容量大，速度快、內(nèi)嵌足量存儲(chǔ)器的特點(diǎn)，將上述的FFT、求模、CFAR檢測(cè)、數(shù)據(jù)緩沖存儲(chǔ)器及外圍的控制電路用單片F(xiàn)PGA設(shè)計(jì)，替代以通用DSP處理器構(gòu)造的規(guī)模龐大的系統(tǒng)，從而達(dá)到提高性能、簡(jiǎn)化電路，降低功耗，提高可靠性的目的。

圖 3 主狀態(tài)控制下各時(shí)序單元處理時(shí)序關(guān)系

圖 4 QUARTUS II環(huán)境下恒虛警處理單元時(shí)序仿真波形

近距雷達(dá)信號(hào)處理的FPGA實(shí)現(xiàn)
Top-Down結(jié)構(gòu)分析
采用Top-Down(自頂向下)的現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)方法學(xué)，基于FPGA實(shí)現(xiàn)方案的近距雷達(dá)數(shù)字處理系統(tǒng)的結(jié)構(gòu)可以由圖2說(shuō)明。
有限狀態(tài)機(jī)FSM(Finite State Machine)是基于可編程邏輯器件，特別是利用硬件描述語(yǔ)言HDL實(shí)現(xiàn)帶有狀態(tài)控制的復(fù)雜算法的必需手段。對(duì)于一個(gè)復(fù)雜的數(shù)字系統(tǒng)，往往要用狀態(tài)機(jī)嵌套來(lái)完成系統(tǒng)信號(hào)流向和狀態(tài)的控制、轉(zhuǎn)換，使系統(tǒng)按照預(yù)先設(shè)定的邏輯流程工作。
近距雷達(dá)目標(biāo)檢測(cè)信號(hào)處理機(jī)頂層由主狀態(tài)機(jī)控制，主狀態(tài)機(jī)響應(yīng)雷達(dá)系統(tǒng)的指令，完成對(duì)各個(gè)分狀態(tài)機(jī)的調(diào)度；數(shù)據(jù)采集預(yù)處理、FFT、坐標(biāo)系轉(zhuǎn)換和CFAR檢測(cè)這四個(gè)分狀態(tài)機(jī)又分別控制各自的下層子狀態(tài)機(jī)動(dòng)作，從而完成數(shù)據(jù)的采集、模數(shù)轉(zhuǎn)換、時(shí)域預(yù)處理、頻譜分析、坐標(biāo)系轉(zhuǎn)換、目標(biāo)譜線識(shí)別和CFRA檢測(cè)等一系列處理任務(wù)。
信號(hào)處理FPGA設(shè)計(jì)
FPGA設(shè)計(jì)技術(shù)主要包括：對(duì)硬件描述語(yǔ)言HDL及代碼編寫技巧的掌握，尤其是可綜合風(fēng)格的寄存器傳輸RTL級(jí)模型的建立和有限狀態(tài)機(jī)的合理設(shè)計(jì)、對(duì)FPGA自身結(jié)構(gòu)和內(nèi)部資源的深入了解等。
在近距雷達(dá)數(shù)字信號(hào)處理的FPGA方案開發(fā)過(guò)程中，利用目前最優(yōu)秀的HDL仿真軟件ModelSim5.6編譯和仿真Verilog HDL程序代碼；利用LeonardoSpectrum2002對(duì)設(shè)計(jì)進(jìn)行綜合優(yōu)化；利用QUARTUS II進(jìn)行布局布線，并基于一片10萬(wàn)門規(guī)模的FPGA－ACEX1K100完成設(shè)計(jì)。圖3為信號(hào)處理主狀態(tài)機(jī)控制下個(gè)處理單元的時(shí)序關(guān)系。
恒虛警處理單元實(shí)際上是本信號(hào)處理機(jī)的核心部件，因此，可以說(shuō)FFT頻譜分析單元是影響系統(tǒng)實(shí)時(shí)性的關(guān)鍵部件，而恒虛警檢測(cè)單元?jiǎng)t決定著近距雷達(dá)對(duì)目標(biāo)的識(shí)別能力和整機(jī)性能。其工作過(guò)程如下：產(chǎn)生2# RAM的寫地址，控制FFT頻譜分析單元(這里包含復(fù)數(shù)求模單元，視為一體)輸出總線上的數(shù)據(jù)，將其按地址存入2# RAM中，完成頻域數(shù)據(jù)緩沖；對(duì)2# RAM連續(xù)尋址，分析功率譜數(shù)據(jù)，識(shí)別目標(biāo)譜線從而完成對(duì)目標(biāo)速度信息的獲??；在考慮近場(chǎng)回波多普勒展寬效應(yīng)的基礎(chǔ)上，對(duì)2# RAM局部尋址，分別計(jì)算出頻域背景兩側(cè)雜波水平，并作最終的雜波估計(jì)；在考慮系統(tǒng)虛警率的前提下作CFAR目標(biāo)判別，給出決策信號(hào)。由此可見，CFAR處理有限狀態(tài)機(jī)可以分為如下六個(gè)工作狀態(tài)：
?空閑狀態(tài)(等待主狀態(tài)機(jī)指令)WAIT state；
?對(duì)2# RAM的寫數(shù)據(jù)操作WRITE state；
?對(duì)功率譜數(shù)據(jù)的分析和目標(biāo)譜線識(shí)別MAX state；
?頻域左雜波計(jì)算 LEFT CLUTTER state；
?頻域右雜波計(jì)算及最終的雜波水平估計(jì) RIGHT CLUTTER state；
?CFAR目標(biāo)決策 DETECT state。
圖4給出CFAR處理部分在QUARTUSII下的時(shí)序仿真結(jié)果。
基于FPGA的近距雷達(dá)信號(hào)處理機(jī)設(shè)計(jì)，實(shí)際上是一個(gè)復(fù)雜的過(guò)程，鑒于篇幅所限，此處不再過(guò)多敘述。
信號(hào)處理的設(shè)計(jì)結(jié)果：硬件電路由FPGA芯片ACEX1K100及其必須配套的配置EPROM芯片、電源芯片及前置信號(hào)調(diào)理電路組成，形式簡(jiǎn)潔,可靠性高。全電路在一塊100