Cadence綜合技術(shù)提供新的方法來實現(xiàn)低功耗

Cadence設(shè)計系統(tǒng)公司今天發(fā)布了專為Cadence Encounter RTL  Compiler綜合技術(shù)實現(xiàn)新的低功耗能力，可提升芯片質(zhì)量（QoS）。Encounter RTL Compiler現(xiàn)在通過將多目標全局優(yōu)化擴展到動態(tài)及泄漏功耗優(yōu)化，以一種全新的方式實現(xiàn)了低功耗。該單一過程解決方案改進了電源、時序和面積以求獲得更高質(zhì)量的芯片。Encounter RTL Compiler的整個低功耗綜合解決方案在所有目標的同步優(yōu)化上是獨一無二的，帶來了最快的芯片實現(xiàn)途徑。
從事納米規(guī)模設(shè)計的工程師們對功耗最為關(guān)注，并且功耗業(yè)已成為眾多項目中最主要的優(yōu)化對象。在數(shù)字化實現(xiàn)流程中，大多數(shù)泄漏功耗優(yōu)化是在RTL到門級綜合過程中實現(xiàn)的。Encounter RTL Compiler獨一無二的、針對功耗、速度以及面積的單通路方法意味著更高的QoS以及簡化的設(shè)計流。QoS通過布線衡量一個設(shè)計的物理特性，主要包括改進的面積利用率、更高的性能以及更低的功耗。不再需要在多次運行及多種工具中進行試驗和錯誤糾正折衷。
“我們將在接下來的設(shè)計中使用Encounter RTL Compiler的電源優(yōu)化工具。我們已經(jīng)通過SoC Encounter研究出一套基于Encounter RTL Compiler的泄漏縮減方法，該方法能夠幫我們實現(xiàn)高達600MHz的目標速度，同時還能極大程度地減少泄漏功耗。這絕對可以稱得上是一舉兩得?！盨andbridgeTechnoloies公司的物理設(shè)計師Jeff Turlip如是說。
Cadence公司副總裁Chi－Ping Hsu指出：“借助新低功耗方法，Encounter RTL Compiler將繼續(xù)改進其能力生產(chǎn)出質(zhì)量最好的芯片，實現(xiàn)最快的運行時間和最高的容量。我們很高興能夠提供全局綜合技術(shù)以便在整個設(shè)計鏈中幫助我們的客戶實現(xiàn)低功耗設(shè)計。Artisan和TSMC已經(jīng)同Cadence充分合作，并借助它們的低功耗內(nèi)核、器件庫以及工藝技術(shù)來驗證RTL Compiler?！?br/>Encounter RTL Compiler 包括一套獨特的著眼全局算法，可以使當前最具挑戰(zhàn)性的低功耗設(shè)計實現(xiàn)性能最優(yōu)化。它可同現(xiàn)有的設(shè)計流程一起發(fā)揮作用來提升芯片的性能，減少設(shè)計時間并獲得質(zhì)量最好的芯片。