ADC最佳方案的選擇及其發(fā)展趨勢

引言
高速模數轉換器(ADC)的性能特性對整個信號處理鏈路的設計影響巨大。系統(tǒng)設計師在考慮ADC對基帶影響的同時，還必須考慮其對射頻(RF)及數字電路系統(tǒng)的影響。充分了解高速ADC領域的最新進展對元器件選擇至關重要。
市場對高性能ADC有著強大的需求。雖然通信、成像、汽車和儀表市場用戶群之間差異很大，但是低功耗已經成為用戶共有的主要要求。此外，就是在實現低功率的同時還要具有高分辨率、高速度和高性能。本文通過介紹兩個重要應用領域的情況來進一步闡述這一重要趨勢。

WCDMA基礎設施要求
高速ADC在第三代(3G)和WCDMA基站的接收(Rx)與發(fā)送(Tx)通路中都發(fā)揮著重要作用。雖然前一代設計廣泛采用功耗超過1500mW的高功率ADC，但整個業(yè)界都存在一種趨勢，即采用具有高性能的小功率ADC。在需要密集的微型基站和微微型基站網絡以保持服務質量的城區(qū)尤其如此。除了需要小功率之外，這些小型基站還對核心元器件的熱耗散有額外限制。有限的系統(tǒng)散熱能力常常成為實現高密度的瓶頸。要實現有競爭優(yōu)勢的系統(tǒng)設計，就需要在降低工作溫度的同時又具有高性能的小功率ADC。
由于最終客戶的要求不同，不同的制造商所選擇的Rx通路架構也大相徑庭。下一代設計的趨勢將是通過直接在中頻(IF)采樣，用單個Rx通路支持多通道傳輸。這種架構與傳統(tǒng)設計方案相比對ADC的要求要高得多。考慮到多載波頻率規(guī)劃情況，在14位分辨率時通常需要65Msps或80Msps的采樣率。因為IF頻率常常在70MHz至140MHz范圍內，所以好的欠采樣性能也是必需的。
WCDMA基站的Tx通路中也需要高性能ADC。在Tx通路中，輸出功率放大器(PA)的非線性是提高系統(tǒng)級性能的重要瓶頸。在前一代設計中，通常采用諸如前饋等全模擬技術實現PA線性化。而下一代設計的趨勢是通過用快速反饋通路對PA的輸入進行數字化預失真來補償其非線性。在很多情況下，用來數字化PA輸出的ADC的性能是實現系統(tǒng)目標性能的關鍵所在。
盡管主流WCDMA基站通常在12位分辨率時要求125Msps的采樣率，但PA線性化所需的采樣率取決于要數字化的載波數以及該線性化有效性的頻率范圍。為減少射頻輸出下變頻所需的階數，目前的趨勢是以更高的IF采樣。由于目前IF在100MHz至200MHz范圍內已很普遍，所以ADC必需具有卓越的欠采樣性能。
這種應用的一個重要衡量指標是ADC同時數字化多個WCDMA調制載波時的相鄰通道泄漏率(ACLR)。ACLR的測量結果反映的是該ADC在靠近每個載波邊緣頻率上的信噪比(SNR)以及其互調失真。這種測量常常被視為判定某特定ADC可否用于PA線性化的關鍵測試。

HDTV基礎設施要求
HDTV廣播等新型媒體的出現也增加了對高性能ADC的需求。從內容建立到內容提供，小功率高速ADC都是其基礎設施中的關鍵元器件。
在內容建立方面，需要小功率高動態(tài)范圍的ADC支持高清(HD)分辨率的新型專業(yè)廣播攝像機。從更廣泛的應用范圍來看，高性能ADC在面向專業(yè)、工業(yè)、汽車和軍事市場的高速、高分辨率成像產品中發(fā)揮著至關重要的作用。與采用低成本高集成度解決方案的消費類產品不同，這些高端成像應用需要具有極佳性能的獨立ADC，而且其性能在較寬的工作條件范圍內要有保證。這些應用中采用的傳感器器件，如電荷耦合器件(CCD)、紅外線(IR)和光電二極管等，本身就具有很大的動態(tài)范圍。系統(tǒng)設計師的難題在于如何選擇用于模擬信號鏈路的元器件，如濾波器、放大器和ADC等，以使檢測器件的寬動態(tài)范圍不會受損。
隨著成像器技術的進步，雖然目前很多HD和標清(SD)攝像機的分辨率限制在12位，但整個業(yè)界正在推動采用這兩種標準的產品升級到14位分辨率。根據不同的CCD分辨率，SD需要25Msps ADC，而HD需要80Msps ADC。但功耗對由電池供電的移動攝像機而言至關重要，而且3個CCD的產品至少需要3個ADC，所以在實現14位分辨率的同時必須最大限度地降低功耗。
在內容提供方面，需要新型基礎設施來滿足HDTV發(fā)射的需求。除了用于發(fā)送器和接收器的傳統(tǒng)基本構件外，地面HDTV廣播還需要一個安置于整個覆蓋區(qū)內的無線中繼站和同頻中繼器網絡。與用于WCDMA的微型基站和微微型基站一樣，這些系統(tǒng)需要小型、小功率ADC來實現有競爭優(yōu)勢的設計。
此外，空間HDTV廣播可用頻譜有限，因此必須用高速、高帶寬ADC以滿足靈活的頻率規(guī)劃需求。采樣率取決于同時處理的相鄰通道數，在12位分辨率時，數字化8個帶寬為6MHz的通道一般需要高于100Msps的采樣率。由于射頻傳輸頻帶大約在500MHz至700MHz之間，所以任何對射頻信號直接采樣的方法都必須在極高的頻率上保持良好的通帶平坦度和失真性能。這對小功率ADC而言可能十分苛刻，因為即使是功耗超過1000mW的大功率ADC，其失真性能在高于幾百MHz的頻率上都極少能達到實用標準。因此，就HDTV廣播基礎設施的進一步發(fā)展而言，具有極好欠采樣性能的小功率ADC是關鍵所在。

怎樣選擇高速ADC
除了上文提及的用戶特定需求之外，在選擇高性能ADC時，速度容限是必須考慮的因素之一。用戶一般根據其系統(tǒng)的標稱采樣率來選擇ADC的速度。不過，在很多實際應用中，時鐘分配網絡中存在的一些缺陷可能給時鐘占空比帶來意想不到的變化。例如，在密集的多通道系統(tǒng)中，PCB兩端ADC的時鐘占空比差別可能高達5~10%。由于任何偏離50% 的占空比實際上都壓縮了時鐘的一個相位，而ADC階數的改變將會產生更高的采樣率。這種情況也經常出現在很多成像應用中，這類應用依靠非50% 的占空比時基來實現抗噪聲方案，如相關的二重采樣等。在相對于規(guī)定采樣率沒有充足容限的ADC上，這些變化將導致模擬電路不能完全穩(wěn)定，結果，用戶可能在ADC輸出中看到不希望發(fā)生的變化，如失真性能大幅下降等。
對這種可能的隱患，最好的防御方法是選擇一個為在額定速度工作而對各項參數進行了保守規(guī)定的ADC。在實際選擇中可以通過對不同ADC的SNR和無寄生動態(tài)范圍(SFDR)性能隨采樣率增大而變化的數據表曲線進行比較。當采樣率增大時，曲線越平，該器件的速度容限就越大。如果該曲線只延伸到ADC的額定速度處，用戶就應該特別小心，因為這表示在時基容限超出標稱速度時會有大幅下降的風險。有很多器件只是簡單地通過降低速度容限來實現小功率，這類器件在要求較高的工作條件下性能不可能可靠。
另一個對很多無線通信系統(tǒng)來說必須考慮的因素是在低輸入信號電平時的失真性能。多數無線傳輸信號到達ADC時，信號電平都遠低于其全標度輸入范圍。信號鏈路的前端增益設計是為確保多路傳輸的功率同時累加在ADC輸入時不發(fā)生壓縮。就用戶而言，所面臨的問題是幾乎所有高速ADC都是對接近全標度的單個輸入電平(如-1dB條件下)保證其SFDR性能。因此，在多個輸入電平的情況下，要測試和保證這一數值代價高昂。而大多數數據表在較寬的輸入幅度范圍內給出典型SFDR，用戶應該仔細觀察這條曲線，在低輸入幅度上任何大的步進都表明在ADC轉移函數中存在系統(tǒng)的非線性，而這種內部非線性源的影響常常隨著溫度變化而變化，因此用戶應該在整個溫度范圍內仔細評估這類特性。因為轉移函數線性度與低輸入電平失真緊密相關，所以一個對最大積分非線性(INL)有嚴格保證的ADC往往在低輸入幅度時具有更穩(wěn)定的失真性能。
解決方案尺寸也是一個關鍵因素，因為很多小功率ADC都是用于便攜式或多通道系統(tǒng)，為了響應用戶的這些需求，很多ADC制造商都推出了采用QFN等小型扁平IC封裝的器件。雖然采用這類封裝降低了ADC本身所需的面積，但實際上整個解決方案所占的總面積可能比該封裝本身要大得多。這是因為在這種方案中存在封裝連接線寄生電感，所以很多高速ADC需要大電容值的外部電容器(如鉭電容)來旁路電源和內部基準電路系統(tǒng)，而這些旁路電容常常在演示板的頂面和底面上占用很大面積。因此要在最終產品中實現較小的解決方案尺寸，就要求ADC不僅采用小型封裝，而且還要最大限度地減少外部旁路電容的尺寸和數量。

技術趨勢
設計高分辨率、高速和高性能同時又要保持低功耗的ADC是一項具有挑戰(zhàn)性的任務。除了創(chuàng)新的電路設計技術，工藝技術的進步在小功率高速ADC的開發(fā)中也發(fā)揮著重要作用。特別是采用CMOS工藝制造使ADC受益匪淺。
就模擬電路設計而言，CMOS工藝調整的主要好處是使器件能夠以更小功率和更高速度工作。與僅消耗動態(tài)功率的傳統(tǒng)數字CMOS電路不同，ADC消耗的大部分功率都是由用來偏置放大器和比較器等模擬電路的靜態(tài)電流引起的。對給定的模擬偏置電流，溝道長度(L)更短的工藝使晶體管具有更高的跨導(gm)，這是器件性能的一個關鍵衡量指標。而且更小的晶體管尺寸還使器件的寄生電容更低。在高速ADC的每個流水線級上，精度運算放大器等關鍵電路的模擬穩(wěn)定速率極大程度上由晶體管gm決定。因此，在給定總偏置電流的情況下，縮短L會使工作速率更高。另外，電源電壓一般會隨著L縮短而降低，因此即使模擬偏置電流保持不變，總功耗也會相應降低。通過調整工藝，ADC的設計師可以靈活地在給定功率級上提高速率或在給定速率時降低功率。
然而，模擬電路的工藝調整存在一個嚴重的缺點。由于電源電壓降低，ADC的滿標度輸入范圍也必須縮小，以便為運算放大器等模擬電路提供足夠的電壓空間。而更小的輸入范圍會使信號功率更低，所以SNR會隨著工藝調整而下降。此外，小功率高性能設計的挑戰(zhàn)還在于降低ADC產生的噪聲，以保持足夠的信噪比。為了全面地理解這些趨勢，本文在圖1中對目前供應的5V和3V 14位ADC在奈奎斯特頻率上的典型功率和SNR進行了總結。在小功率和高SNR之間實現最佳平衡以滿足用戶需求對將來的ADC設計而言仍將十分重要。

結語
要在高輸入頻率時保持良好的SNR和SFDR性能，就需要高輸入帶寬、高線性度的跟蹤與保持設計以及小的內部采樣時鐘抖動。就小功率ADC設計而言，實現每個需求都要消耗功率并具有巨大的挑戰(zhàn)。很多低功率ADC的SNR和SFDR都隨著輸入頻率的提高而迅速下降，因為內部時鐘抖動和跟蹤與保持電路的非線性左右著響應信號的質量。所以業(yè)界需要能夠克服這些問題并具有較小解決方案尺寸的小功率高性能ADC，以推出針對無線通信和HDTV基礎設施市場的創(chuàng)新性產品?！?br/>