芯片工藝向32nm前進

　

　　5月24日，半導(dǎo)體廠商海力士(Hynix)宣布與歐洲納米技術(shù)研究中心IMEC達成戰(zhàn)略合作伙伴關(guān)系，共同研究32nm以及更先進的半導(dǎo)體生產(chǎn)工藝。在海力士之前，爾必達、美光、奇夢達、三星等內(nèi)存巨頭已紛紛與IMEC攜手，開發(fā)32nm工藝。同一天，美國IBM、飛思卡爾、新加坡特許半導(dǎo)體、韓國三星、德國英飛凌五大半導(dǎo)體巨頭也宣布聯(lián)手進軍32nm計算機芯片的設(shè)計和制造，計劃用三年左右的時間設(shè)計、開發(fā)、生產(chǎn)下一代芯片。

　　這么多業(yè)界巨擘走到一起，并不是競爭格局發(fā)生了什么本質(zhì)的改變，而是因為隨著半導(dǎo)體工藝的日益復(fù)雜化，繼續(xù)改進的難度越來越大，聯(lián)合開發(fā)關(guān)鍵技術(shù)和生產(chǎn)方法已成為業(yè)界的一種新趨勢。在海力士與IMEC的合作中，前者致力于浮動?xùn)艠O、氮化物存儲活性、高k電介質(zhì)材料等方面的研究，后者正在挑戰(zhàn)浸沒式光刻技術(shù)和極紫外光刻技術(shù)(EUV，Extreme Ultra Violet)。

　　挑戰(zhàn)32nm

　　對半導(dǎo)體業(yè)而言，實現(xiàn)45nm工藝已并不遙遠，未來最大的挑戰(zhàn)就是32nm，然后是22nm，乃至9nm。之前，半導(dǎo)體業(yè)界曾預(yù)期32nm工藝芯片能夠在2009年實現(xiàn)，但現(xiàn)在已有專家發(fā)出警告，稱32nm技術(shù)很可能會延遲推出，因為其設(shè)計成本居高不下，而且功耗會成為大問題。

　　除此之外，芯片設(shè)計商還面臨來自制造方面的挑戰(zhàn)，首當(dāng)其沖的是光刻問題。目前，領(lǐng)先的半導(dǎo)體制造商剛開始將193nm浸沒式光刻技術(shù)用于45nm芯片的試產(chǎn)，每套浸沒式光刻設(shè)備的成本接近5000萬美元，未來擴充生產(chǎn)的代價可想而知—這還不包括采用二次制圖或二次曝光技術(shù)的高昂代價。

　　預(yù)計在32nm工藝中投入正式使用時，還可能采用極短波長紫外光技術(shù)(EUV，Extreme Ultra Violet)。該技術(shù)采用波長為13.5nm的紫外光，可以蝕刻出15nm以下寬度的柵極。

　　進入32nm時代，新材料也將成為半導(dǎo)體制造業(yè)的發(fā)展重心?！霸?2nm節(jié)點的柵堆疊應(yīng)用中，芯片制造商必須要使用高k電介質(zhì)”，VLSI Research的研究人員David Lammers曾這樣表示。Intel也持相同的觀點：“高k和金屬柵極材料的使用標志著上世紀60年代多晶硅柵極MOS晶體管推出以來，晶體管技術(shù)最重大的變革。”

　　爭先45nm

　　實現(xiàn)32nm需要全面的技術(shù)革新，但從65nm“進化”到45nm，只要采取“改良”的方式就能實現(xiàn)。在不久前結(jié)束的IEDM2007上，幾乎所有領(lǐng)先的半導(dǎo)體廠商都提交了最新的進展報告。由飛思卡爾、NXP和ST組成的Crolles2 Alliance提交了一篇關(guān)于45nm低功耗平臺的論文，該平臺采用了浸沒式光刻、低k膜和無須掩膜的應(yīng)變材料。東芝、索尼和NEC電子則表示已聯(lián)合開發(fā)出一種45nm的bulk-CMOS工藝技術(shù)。采用該技術(shù)制造的嵌入式SRAM原型晶體管性能比上一代工藝提高30%以上，預(yù)期在2007年底即可做好量產(chǎn)準備。另一個由AMD、IBM、索尼和東芝搭檔的研發(fā)團隊也展示了一種45nm工藝——不用損壞低k膜(k值為2.4)就可以實現(xiàn)化學(xué)機械法拋光。

　　日本半導(dǎo)體廠商瑞薩也適時宣布了用于微處理器和SoC產(chǎn)品(片上系統(tǒng))的45nm工藝。他們提出的名為CMIS的晶體管技術(shù)是一種采用金屬柵極實現(xiàn)P MOS晶體管、傳統(tǒng)多晶硅柵實現(xiàn)N MOS晶體管的混合結(jié)構(gòu)。該技術(shù)最大的特點是無需對現(xiàn)有65nm制造工藝進行大的改動，可以降低生產(chǎn)成本，加快投產(chǎn)速度。瑞薩表示， CMIS技術(shù)在P MOS晶體管成形時采用高k材料，由氮氧化鉿硅(HfSiON)構(gòu)成的高k材料可通過在原先的制造工藝上添加氟離子植入并對鈦氮層進行處理后生產(chǎn)出來。

　　殊途同歸，這些走出實驗室的技術(shù)使得從90nm、65nm向45nm步進的道路越來越清晰。與65nm技術(shù)相比，45nm制造工藝可以將集成度提升2倍左右，并進一步縮小芯片尺寸或增加晶體管數(shù)量。這意味著在300mm圓片上可以制造出更多的管芯，從而降低成本。在節(jié)能方面，45nm工藝可降低30%的晶體管切換電源功耗，源漏-極漏電率降低到1/5， 柵氧化層漏電率降低到1/10，并大幅度提高晶體管開關(guān)速度。

　　工藝展望

　　有人說，半導(dǎo)體產(chǎn)業(yè)的發(fā)展靠兩大“輪子”驅(qū)動。一是不斷縮小的芯片尺寸，0.25mm→0.18mm→0.13mm→90nm→65nm→45nm，并且向32nm進發(fā)。二是不斷擴大的圓片直徑，150mm→200mm→300mm，并且向450mm進發(fā)。

　　保障這兩個“輪子”高速平穩(wěn)運轉(zhuǎn)的基礎(chǔ)是納米電子學(xué)和新材料學(xué)近年來突飛猛進的發(fā)展。報告顯示，碳納米管可望在2010年前得到應(yīng)用，這將使晶體管尺寸下降到10nm以下，由可自組裝的有機分子和金屬離子組成的分子電路也有望獲得應(yīng)用。圓片的尺寸也將更大：2012年將加大到450mm，2019年則有望達到675mm。

　　鏈 接:CPU廠商的工藝進展

　　Intel目前在45nm的實踐上具有明顯的優(yōu)勢。繼2006年生產(chǎn)出全球首款45nm的全功能 SRAM(靜態(tài)隨機存儲器)芯片后，Intel又在2007年春季IDF大會上宣布已完成45nm處理器Penryn的樣品生產(chǎn)。

　　Intel采用高k材料代替二氧化硅作為柵極電介質(zhì)，減少了由于隧道效應(yīng)帶來的漏電。這些高k材料包括：二氧化鉿(HfO2)、二氧化鈦(TiO2)和二氧化鋯(ZrO2)等，它們的介電常數(shù)高于二氧化硅的3.9。高K材料電介質(zhì)層的厚度為3nm，能夠提供比1.2nm厚度的二氧化硅高60%的電容量，使得晶體管開關(guān)切換速度更快。此外，它還能夠?qū)⒙╇姕p少到原來的1%，有效降低了CPU的發(fā)熱量。Intel采用原子層沉積法，將高K材料逐層沉積在硅基板表面并且自組裝成規(guī)整的結(jié)構(gòu)。

　　三柵極(Tri-Gate)技術(shù)也是Intel準備應(yīng)用的新技術(shù)。它革命性地改變了CMOS晶體管的結(jié)構(gòu)。與傳統(tǒng)平面上的FD-CMOS結(jié)構(gòu)和非平面雙柵極結(jié)構(gòu)相比，它更容易制造，而且可以比標準的CMOS提供多20%的工作電流，漏電電流更小。多溝道的三柵極晶體管的表現(xiàn)還會更好。Intel期望將來利用該技術(shù)制備THz級的晶體管。

　　雖然AMD在65nm工藝上比Intel落后了半年，但它對于未來45nm和32nm的規(guī)劃已經(jīng)明確：2008年中投產(chǎn)45nm，2010年上馬32nm工藝。

　　AMD方面依仗的主要技術(shù)除了NA(開口數(shù))為1.2的浸沒ArF曝光技術(shù)外，還包括相對介電常數(shù)僅為2.4的多孔質(zhì)低k膜(低介電率層間絕緣膜)以及多種應(yīng)變硅晶體管等。與傳統(tǒng)ArF曝光技術(shù)相比，浸沒ArF曝光技術(shù)可提高微處理器的芯片性能和生產(chǎn)效率。采用多孔低k膜可以減少芯片內(nèi)的布線容量、關(guān)鍵路徑的布線延遲時間以及漏電流，與原來的低k膜相比，布線延遲時間可縮短15%左右。運用多種應(yīng)變硅晶體管技術(shù)，可以增加單位面積的晶體管數(shù)，同時提高晶體管性能；與未采用應(yīng)變硅晶體管技術(shù)時相比，P溝道晶體管的導(dǎo)通電流約增大80%，N溝道晶體管的導(dǎo)通電流約增大24%。