應對串行背板接口設計挑戰(zhàn)

　　采用串行技術進行高端系統(tǒng)設計已占很大比例。在《EETimes》雜志最近開展的一次問卷調查中，有92%的受訪者表示2006年已開始設計串行I/O系統(tǒng)，而在2005年從事串行設計的僅占64%。

　　串行技術在背板應用中的盛行，大大促進了這一比例的提高。隨著對系統(tǒng)吞吐量的要求日益提高，陳舊的并行背板技術已經被帶寬更高、信號完整性更好、電磁輻射和功耗更低、PCB設計更為簡單的基于串行解串器(SerDes)技術的背板子系統(tǒng)所代替。

　　諸如XAUI和千兆位以太網(GbE)等有助于簡化設計、實現(xiàn)互操作性的標準串行協(xié)議的問世，進一步推動了串行技術的應用。此外，PCI工業(yè)計算機制造商協(xié)會(PICMG)制定的AdvancedTCA和MicroTCA等串行背板規(guī)格標準，也對串行技術的快速普及起到了重要作用。串行背板技術具有極大的優(yōu)越性，不但廣泛用于通信系統(tǒng)、計算機系統(tǒng)、存儲系統(tǒng)，還被應用到電視廣播系統(tǒng)、醫(yī)療系統(tǒng)和工業(yè)/測試系統(tǒng)等。

　　設計“頑癥”

　　盡管串行技術的應用已日益普遍，但許多設計挑戰(zhàn)依然橫亙在設計人員面前。背板子系統(tǒng)是整個系統(tǒng)的“心臟”，它必須能夠在板卡間提供可靠的信號傳輸。因此，在背板設計中，確保很高的信號完整性(SI)是首要任務。

　　另外，采用能夠以極低誤碼率驅動背板的、基于SerDes技術的適當芯片也至關重要。在設計人員重復利用舊背板上的早期元件和設計規(guī)則的“早期系統(tǒng)升級”應用中，利用芯片元件來改善SI尤為重要。

　　開發(fā)串行背板協(xié)議和交換接口(fabric interface)也是設計人員面臨的一個挑戰(zhàn)。大多數(shù)背板設計都利用了采用專有協(xié)議的早期專用集成電路(ASIC)，甚至一些比較新的背板設計也要求采用專有背板協(xié)議。因此，芯片解決方案必須十分靈活，能夠支持必要的定制化。雖然ASIC可以實現(xiàn)這一點，但是，ASIC通常成本高，而且存在風險，因為產品需求量/銷量不確定，可能產生設計缺陷以及技術規(guī)格的更改等。

　　近來，基于現(xiàn)有標準的模塊化交換結構逐漸成為熱點技術。這種技術有助于縮短開發(fā)周期，但所采用的芯片解決方案必須支持標準協(xié)議，并且允許靈活地對最終產品進行獨具特色的定制。當然，還有成本、功耗和上市時間等不可回避的挑戰(zhàn)。為了應對串行背板設計中的這一系列挑戰(zhàn)，Xilinx推出了Virtex-5LXT FPGA平臺和IP解決方案。

　　串行背板解決方案

　　面向串行背板應用的Xilinx Virtex-5LXT FPGA的關鍵技術是嵌入式RocketIO GTP低功耗串行收發(fā)器。最大的Virtex-5LXTFPGA中最高可包含24個串行收發(fā)器，每個串行收發(fā)器的運行速率范圍均為100Mbps至 3.2Gbps。結合可編程結構，該FPGA能夠以高達3.2Gbps的速率支持幾乎所有的串行協(xié)議，不論是專有協(xié)議還是標準協(xié)議。

　　對串行背板應用而言，更重要的是內置信號調理特性，包括傳輸預加重和接收均衡技術。這些特性可以實現(xiàn)速率高達數(shù)千兆比特的遠距離(通?？蛇_40英寸或更遠)信號傳輸。這兩種均衡方法都是通過增強高頻信號分量和衰減低頻信號分量，來最大限度地降低符號間干擾(ISI)的影響。區(qū)別在于，預加重是對線路驅動器輸出的發(fā)射信號執(zhí)行的，而接收均衡則是對傳入IC封裝的接收信號執(zhí)行的。預加重和均衡特性均可編程為不同狀態(tài)，以實現(xiàn)最優(yōu)信號補償。

　　除了信號調理特性，這些串行接收器還具備其他對背板有用的特性，如可編程輸出擺幅，這種特性可以實現(xiàn)與多種其他基于電流型邏輯電路(CML)的器件連接和內置交流耦合電容器—可簡化傳輸線路設計、降低ISI。

　　IP核

　　大多數(shù)串行背板應用依然采用專有協(xié)議。然而，最近的一些新設計已開始采用XAUI和GbE等標準化協(xié)議。這主要是因為一方面這些標準日益成熟，另一方面基于這些協(xié)議的交換結構專用標準產品(ASSP)也不斷涌現(xiàn)。利用ASSP實現(xiàn)交換應用可以大大縮短開發(fā)周期，但是設計人員發(fā)現(xiàn)，必須通過提供增值功能(主要是在線卡上)來實現(xiàn)產品差異化。

　　由于這些串行收發(fā)器是專為支持大多數(shù)串行背板標準協(xié)議而設計的，因此FPGA是實現(xiàn)定制特性的理想平臺。串行收發(fā)器和交換接口一起允許實現(xiàn)符合標準的設計，并具有增值功能，而所有這些都是在單個芯片器件上實現(xiàn)的。

　　為了幫助縮短設計周期，Xilinx推出了面向XAUI、GbE、SRIO和PCIe等主要串行I/O接口標準的模塊化IP核。為了確?；ゲ僮餍裕@些IP核經過了一系列兼容性測試和獨立的第三方驗證。為了有助于產生“輕量級”串行協(xié)議設計，Xilinx還推出了Aurora協(xié)議—它特別適用于要求最大限度地降低開銷、優(yōu)化芯片資源利用率的比較簡單的設計。

　　由于以太網和PCIe技術的應用范圍越來越廣，Virtex-5LXTFPGA也實現(xiàn)了嵌入式三態(tài)以太網M AC和PCIe端點模塊。這些特性能夠幫助節(jié)省大量FPGA資源，例如那些需要在控制板應用中實現(xiàn)接口的客戶。

　　目前，即使一些比較新的系統(tǒng)仍在使用并行接口芯片，因此，Xilinx也推出了適用于諸如SPI-4.2、SPI-3和PCI等常見并行接口的IP核，以便快速設計串行到并行橋，滿足許多應用的需求。

　　除了串行和并行接口IP核，Xilinx還提供了更加完善的IP解決方案，以進一步縮短產品開發(fā)周期和上市時間。包括用于優(yōu)化背板流量的流量管理器和允許板卡之間實現(xiàn)“多對多”連接功能的網狀結構參考設計。此外，ChipScope Pro串行I/O工具套件可以幫助設計人員快速設置和調試串行收發(fā)器，以及進行BERT測試。

　　應用示例

　　下面，舉例說明如何集成所有這些解決方案元件，打造一個適用于星形系統(tǒng)和網狀系統(tǒng)的完善的串行背板結構接口FPGA。

　　1. 星形背板拓撲應用

　　星形背板拓撲十分經濟，尤其是在包含大量板卡的系統(tǒng)中，因此，大量高端基礎設備采用星形拓撲。圖1所示為實現(xiàn)了基于FPGA的星形交換接口的10GbE線卡示例。該FPGA例示了一個XAUI LogICORE IP核，并利用4個串行收發(fā)器連接至16通道XAUI交換結構卡。此外，該FPGA還具備一個LogiCORESPI-4.2核，以連接至10Gbps網絡處理單元。

　　圖1：10GbE線卡中的星形結構I/FFPGA。

　　在串行接口和并行接口之間的是流量管理器IP解決方案，它負責對傳入和傳出的信息流執(zhí)行服務質量(QoS)相關功能。存儲器控制器負責控制主要用作數(shù)據(jù)包緩沖器的外部存儲器。這種結構的優(yōu)越性包括：提高了SerDes和邏輯電路功能的集成度、借助IP解決方案加快了產品上市時間、同時實現(xiàn)客戶特定系統(tǒng)技術規(guī)范。還可提供不錯的信號完整性和很低的SerDes功耗(總功耗僅為400mW左右)等?？蛻艨梢栽赬C5VLX50T器件上實現(xiàn)這一切。

　　網狀結構

　　雖然大多數(shù)系統(tǒng)都采用星形拓撲，但一些小系統(tǒng)則需要采用網狀拓撲。例如，圖2所示的5插槽IP DSL接入多路復用器需要在4個24端口VDSL線卡和一個連接至城域以太網的10GbE回程卡之間實現(xiàn)完全連接。每片板卡都利用1個Virtex- 5LXT器件和4個嵌入式串行收發(fā)器來實現(xiàn)4個獨立的網狀結構物理層通道。這4個鏈路層基于Aurora協(xié)議，以3Gbps左右的速率傳輸2.4Gbps 有效載荷和編碼之類的其它開銷。

　　圖2：

　　中繼卡(trunk card)和線卡分別采用了SPI-4.2和SPI-3LogiCOREIP核，為網絡處理器提供了連接功能。網狀結構參考設計和流量管理器解決方案為所有線卡提供了分布式交換和QoS功能。

　　線卡邏輯接口可以輕松地裝入到XC5VLX30T器件上，而中繼卡接口結構則可裝入到XC5VLX50T器件上。與星形系統(tǒng)示例類似，利用Virtex-5LXT解決方案，可以提高集成度、縮短上市時間、優(yōu)化系統(tǒng)特性、降低功耗和成本等。

　　本文結論

　　如今，串行背板技術已成為主流技術。隨著帶寬要求的與日俱增，將有越來越多的應用采用串行背板技術。同時，背板子系統(tǒng)對速率和協(xié)議的要求必然會越來越高，設計人員將面臨層出不窮的新挑戰(zhàn)。

　　然而，有了XilinxVirtex-5LXTFPGA和面向串行背板的現(xiàn)有IP解決方案，系統(tǒng)結構設計人員可以在升級早期系統(tǒng)和設計新的背板之間進行選擇。具有嵌入式SerDes的Virtex-5LXTFPGA擁有旨在改善SI的關鍵特性，和實現(xiàn)高度可靠、面積與成本優(yōu)化的設計所需的高度集成。