半導體集成電路的發(fā)展及封裝工藝面臨的挑戰(zhàn)

　　半導體芯片結構尺寸的縮小使得RC延遲成為制約集成電路性能進一步提高的關鍵性因素。轉(zhuǎn)向低k銅工藝技術是業(yè)界給出的解決方案。雙大馬士革工藝取代了傳統(tǒng)的鋁“減”工藝，成為低k銅互連材料的標準制造工藝。

　　為了能與芯片制造工藝完美結合，不產(chǎn)生可靠性問題，低k絕緣材料必須具備一系列期望的材料特性，對低k材料研發(fā)本身的挑戰(zhàn)在于：在獲得所需要的低介電常數(shù)的同時，低k材料還必須滿足良好的熱和機械特性。但目前并沒有完全符合這些期望特性的低k材料被制造出來，因而給半導體制造工藝帶來了挑戰(zhàn)。

　　由于低k材料本身的材料特性（與金屬層較弱的粘結力，較弱的機械強度），在晶片的切割時在芯片的邊緣會出現(xiàn)嚴重的金屬層與ILD層的分層或剝離；在焊線過程中會出現(xiàn)斷焊，弱焊或金屬層與ILD層的剝離。金鋁兩種材料的焊接在可靠性測試中出現(xiàn)比非低k材料焊線嚴重的金屬間化合物的分層，導致集成電路電性失效。上述這些可制造性及可靠性的問題構成了對半導體封裝工藝的挑戰(zhàn)。

　　1 半導體集成電路的發(fā)展趨勢

　　高速度，低成本和高可靠性代表了終端用戶對半導體集成電路發(fā)展／改進的期望。而支持半導體集成電路不斷改進的原動力是芯片關鍵尺寸的不斷縮小。半導體集成電路制造產(chǎn)業(yè)已經(jīng)成為電子制造業(yè)的基礎和核心，支持并推動著相關產(chǎn)業(yè)的繁榮與發(fā)展。半導體工業(yè)協(xié)會（SIA Semiconductor Industry Association）在2007年2月2日的世界半導體集成電路銷售調(diào)查報告中提到“全球半導體集成電路的銷售額在2006年又創(chuàng)新高，達到2477 億美元，比2005年的2275億美元的銷售額提高了8.9%。2006年是消費類半導體年，半導體集成電路銷售額的增長主要來自流行的消費類產(chǎn)品，如手機，MP3播放器及高清電視等。而這些電子產(chǎn)品銷售額的增長應歸功于半導體集成電路設計／制造技術的進步以及隨之而來的功能更豐富，成本更低廉的半導體集成電路的問世。

　　國際半導體技術發(fā)展路線圖（ITRS International Technology Roadmap for Semiconductor）是由SIA出版的預測全球半導體集成電路技術發(fā)展的權威性報告[1]。 ITRS報告每兩年更新一次，圖1是ITRS 2005年版報告中關于DRAM和MPU技術節(jié)點(Technology Node)的發(fā)展趨勢的預測。從圖中可以看出，DRAM 線間距 （Half Pitch）從2001年以后，每3年改變一個技術節(jié)點，每兩個技術節(jié)點，線間距降低50%。而在2001年以前，這個技術指標每兩年就改變一個技術節(jié)點。MPU / ASIC的1/2 線間距一直到2004年還維持著每隔2年改變一個技術節(jié)點的能力，但在2004年以后，MPU / ASIC進步的節(jié)奏也慢了下來，變?yōu)槊?年改變一個技術節(jié)點，與DRAM的發(fā)展趨勢同步。

圖1半導體集成電路技術節(jié)點發(fā)展路線圖

　　表1列出了對光刻技術的需求的時間路線圖，從表中也可以看出，MPU的物理柵極長度（Ph GL）自2005年以后也從每２年一個變化周期改為每３年一個變化周期，與DRAM/ MPU 1/2 線間距的變化趨勢同步。

表1半導體集成電路光刻技術發(fā)展路線圖

　　2 半導體集成電路發(fā)展的瓶頸和解決方案

　　集成電路元器件密度與能力的不斷提高是以集成電路關鍵尺寸的不斷縮小和芯片內(nèi)信號互連布線不斷復雜化，布線層數(shù)不斷增加為代價的[2-3]。當集成電路的關鍵尺寸降到90納米以下時，信號傳輸延遲，交互干擾噪聲已及互連線的功率消耗等問題已成為甚大規(guī)模集成電路（ULSI)發(fā)展的阻礙?；ミB線尺寸因素對集成電路性能的影響可以通過對多層互連線阻容信號延遲 （RC Delay）的分析獲得[4]。

　　假設集成電路內(nèi)信號互連線的材料保持不變，則隨著互連線尺寸的不斷收縮，RC延遲將以互連線尺寸收縮速率的平方關系增加。在90nm技術節(jié)點，由互連導致的信號延遲已經(jīng)超過了微處理器的門延遲。如果再考慮到交互干擾噪聲，功率消耗問題，集成電路的整體性能會進一步下降。同時，由于器件集成度的提高，互連金屬線的層數(shù)也要相應地增加，集成電路制造工藝的復雜化將會對制造良品率和制造成本產(chǎn)生負面影響。

　　為了解決上述問題，具有更低電阻率的互連金屬材料和較低介電常數(shù)的層間絕緣材料被開發(fā)出來。IBM公司于1997年率先宣布低介電常數(shù)銅工藝晶片制造技術開發(fā)成功。銅金屬具有比鋁金屬更低的電阻率（1.68μΩ.cm vs 2.65μΩ.cm），采用銅金屬互連線不僅可以降低互連線的線寬，還可以降低互連線的厚度，而后者可以有效地降低同一層中互連線之間的電容，減小交互干擾噪聲和電源功率消耗。銅互連導線與較低K值的層間絕緣材料的引進，有效地解決了RC延遲的問題[5]。

　　3 低k銅工藝對半導體封裝工藝的挑戰(zhàn)

　　在半導體集成電路的制造工藝中引入低介電材料和銅導線能夠顯著地提高集成電路的性能，但同時它也為后續(xù)的半導體封裝工藝帶來了諸多困難。當作為金屬層間絕緣材料的二氧化硅被低介電材料（K值小于３）所取代時，新的ILD層比傳統(tǒng)的ILD層更脆，而且具有相對較差的導熱性和機械強度，與金屬層的粘結力與傳統(tǒng)的二氧化硅材料相比較小。低k材料的引入給半導體封裝中的劃片（Dicing Saw）和焊線(Wire Bonding)工藝帶來了挑戰(zhàn)[6]。

　　4 在劃片工藝中金屬層與ILD層的分層與剝離

　　在低k 晶片的劃片過程中，最常見的缺陷是芯片邊緣金屬層和ILD層的分層(Delamination)或剝離(Peeling)。由于低k材料本身所固有的特性（如與金屬層較弱的粘結力，較弱的機械強度），在低k晶片的劃片過程中，經(jīng)?？梢栽谛酒吘壈l(fā)現(xiàn)嚴重的金屬層與ILD層的分層甚至是剝離（如圖2，3所示）。這種缺陷在普通的非低k晶片的劃片過程中是不存在的或是極少出現(xiàn)的。這種新的缺陷不僅降低了劃片工序的良品率，更嚴重的是它會使集成電路在使用過程中產(chǎn)生潛在的可靠性問題(圖4)。而在集成電路半導體封裝的大規(guī)模生產(chǎn)中，對每一個芯片的切割質(zhì)量進行100%
的質(zhì)量檢查是不可能做到的，因為受檢測手段和檢測時間的限制，100%的質(zhì)量檢查無法滿足經(jīng)濟規(guī)模生產(chǎn)的要求。同時，依靠生產(chǎn)檢查人員對已劃片的芯片樣品進行的抽檢又不能保證發(fā)現(xiàn)所有的切割缺陷。因為缺少對低k晶片切割缺陷的深入理解及其與封裝可靠性的關聯(lián)性，以及切割缺陷在晶片上的分布規(guī)律，使得低k晶片的切割工藝的可制造性受到了關注[7]。

圖2劃片時LowKILD層與金屬層的剝離

圖3劃片后的SEM照片

圖4經(jīng)過500次溫度循環(huán)老化試驗后的FIB分析

　　這種分層或剝離在芯片隨后的使用過程中或可靠性試驗中，隨著工況條件的惡化而擴散，直至斷裂，導致集成電路的失效。